インテル® Stratix® 10エンベデッド・メモリー ユーザーガイド

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ID 683423
日付 12/24/2018
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス 5. Stratix 10エンベデッド・メモリーのデザイン例 6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ 7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテル® Stratix 10® エンベデッド・メモリーの機能 1.2. インテル® Stratix 10® エンベデッド・メモリー容量
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コードのサポート 2.5. Force-to-Zero 2.6. コヒーレント読み出しメモリー 2.7. フリーズロジック 2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター 2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア 2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード 2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション 2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル x
2.1.1. バイト・イネーブル・コントロール 2.1.2. データバイト出力 2.1.3. バイトイネーブルの動作
2.4. メモリーブロックの誤り訂正コードのサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値表
2.6. コヒーレント読み出しメモリー x
2.6.1. ロジック転送
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード x
2.10.1. シングル・クロック・モード 2.10.2. 読み出し/書き込みクロックモード 2.10.3. 入力/出力クロックモード 2.10.4. クロッキング・モードにおける非同期/同期クリア 2.10.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.10.6. クロックモードにおける独立したクロックイネーブル
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション x
2.11.1. 混合幅ポートのコンフィグレーション
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択の考慮事項 3.2. 同時読み出し動作の考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. パワーアップ状態およびメモリー初期化の考慮事項 3.5. 消費電力の削減
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートRead-During-Writeモード
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス x
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア 4.2. eSRAM Intel FPGA IP 4.3. FIFO Intel FPGA IP 4.4. FIFO2 Intel FPGA IP
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア x
4.1.1. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.2. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.4. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.6. RAM および ROM インターフェイス信号 4.1.7. 手動によるパラメーター設定の変更
4.1.7. 手動によるパラメーター設定の変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel FPGA IP x
4.2.1. eSRAMシステムの機能 4.2.2. eSRAM Intel FPGA IPのパラメーター 4.2.3. eSRAM Intel FPGA IPのインターフェイス信号 4.2.4. eSRAM Intel FPGA IPシミュレーション・ウォークスルー 4.2.5. eSRAMタイミング図
4.2.1. eSRAMシステムの機能 x
4.2.1.1. eSRAMの仕様 4.2.1.2. eSRAM使用モデル
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPパラメーター 4.3.2. リセット手法
4.4. FIFO2 Intel FPGA IP x
4.4.1. コンフィグレーション方法 4.4.2. Fmaxターゲット測定方法 4.4.3. パフォーマンスに関する考慮事項 4.4.4. FIFO2 Intel FPGA IPの機能 4.4.5. FIFO2 Intel FPGA IPパラメーター 4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 4.4.7. リセットおよびクロックの手法
4.4.4. FIFO2 Intel FPGA IPの機能 x
4.4.4.1. FIFO2の仕様
4.4.5. FIFO2 Intel FPGA IPパラメーター x
4.4.5.1. FIFO2パラメーターの設定
4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. リセットおよびクロックの手法 x
4.4.7.1. クロックドメイン 4.4.7.2. リセット
4.4.7.2. リセット x
4.4.7.2.1. FIFO2 Intel FPGA IPリセットのガイドライン
5. Stratix 10エンベデッド・メモリーのデザイン例 x
5.1. FIFOおよびFIFO2のデザイン例
5.1. FIFOおよびFIFO2のデザイン例 x
5.1.1. デザイン例の生成 5.1.2. デザイン例のシミュレーション
5.1.2. デザイン例のシミュレーション x
5.1.2.1. シミュレーション結果
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス
5. Stratix 10エンベデッド・メモリーのデザイン例
6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ
7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴

2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア

表 11.   インテル® Stratix 10® メモリーIPコア次の表は、 インテル® Stratix 10® エンベデッド・メモリー・ブロックでサポートされているメモリーモードの一覧と説明です。
IPコア サポートされているメモリーモード M20Kサポート MLABサポート 詳細
RAM: 1-PORT Intel® FPGA IP シングルポートRAM あり あり 一度に実行できる読み出しまたは書き込み動作は1つだけです。

読み出しイネーブルポートを使用して、書き込み動作中のRAM出力ポートの動作を制御します。

  • 直近のアクティブ読み出しイネーブル中に保持していた以前の値を保持するには、読み出しイネーブルポートを作成し、その読み出しイネーブルポートがディアサートされた状態で書き込み動作を行います。
  • 書き込み中の新しいデータ、そのアドレスの古いデータ、またはDon't Care値の表示を、Read-During-Writeが同じアドレス位置で発生する場合に行うには、読み出しイネーブル信号を作成しないでください。もしくは、書き込み動作中に読み出しイネーブルをアクティベートしてください。
RAM: 2-PORT Intel® FPGA IP シンプル・デュアルポートRAM あり あり 読み出し動作1回と書き込み動作1回を異なる位置に対して同時に実行できます。これは、書き込み動作がポートAで起こり、読み出し動作がポートBで起こる場合です。
RAM: 2-PORT Intel® FPGA IP トゥルー・デュアルポートRAM あり – 2つのポート動作を任意の組み合わせ (シングル・クロッキング・モードで読み出し2回、書き込み2回、または読み出し1つと書き込み1回）で実行することができます。
RAM: 4-PORT Intel® FPGA IP シンプル・クワッドポートRAM あり – 読み出し動作1回と書き込み動作1回を異なる位置に対して同時に実行できます。これは、書き込みアドレスの指定が、 address_a および address_b 信号/ポートで、読み出しアドレスの指定が、 address2_a および address2_b 信号/ポートで行われる場合です。
ROM: 1-PORT Intel® FPGA IP シングルポートROM あり あり

1つのアドレスポートのみが読み出し動作に使用可能です。

メモリーブロックをROMとして使用できます。

  • メモリーブロックのROMコンテンツの初期化には、 .mifまたは .hexを使用します。
  • ROMのアドレスラインはM20Kブロックで登録されますが、MLABでは登録解除される場合があります。
  • 出力は登録済みまたは未登録になります。
  • 出力レジスターは非同期または同期クリアになります。
  • ROMの読み出し動作は、シングルポートRAMコンフィグレーションにおける読み出し動作と同一です。
ROM: 2 PORT Intel® FPGA IP デュアルポートROM あり なし

デュアルポートROMには、シングルポートROMとほぼ同じ機能ポートがあります。違いは、デュアルポートROMには読み出し動作のための追加のアドレスポートがあることです。

メモリーブロックをROMとして使用することができます。

  • .mifまたは .hexを使用してメモリーブロックのROMの内容を初期化します。
  • ROMのアドレス・ラインはM20K上に登録されます。
  • 出力は登録済みまたは未登録になります。
  • 出力レジスターは、非同期または同期クリアになります。
  • ROMの読み出し動作は、トゥルー・デュアルポートRAMコンフィグレーションにおける読み出し動作と同一です。
Shift-register (RAM-based) Intel® FPGA IP — あり あり

メモリーブロックをシフトレジスター・ブロックとして使用して、ロジックセルと配線リソースを節約します。

このモードが有用なのは、ローカル・データ・ストレージを必要とするDSPアプリケーション、例えば、有限インパルス応答 (FIR) フィルター、擬似ランダム数発生器、マルチチャネル・フィルタリング、自動および相互相関関数などです。従来、ローカル・データ・ストレージの実装には標準的なフリップフロップが使用され、多数のロジックセルが大きなシフトレジスターで使い果たされていました。

入力データ幅 (w)、タップの長さ (m)、およびタップの数 (n) によってシフトレジスターの容量 (w × m × n) が決定されます。メモリーブロックをカスケード接続すると、より大きなシフトレジスターを実装できます。

FIFO Intel® FPGA IP — あり あり

メモリーブロックをFIFOバッファーとして使用することができます。SCFIFOおよびDCFIFOファンクションを使用して、デザイン内にシングルおよびデュアルクロック非同期FIFOバッファーをデザインに実装します。

デザインに小規模で低深度のFIFOバッファーが多数ある場合、MLABはFIFOモードに最適です。ただし、MLABでは混合幅のFIFOモードをサポートしていません。
FIFO2 Intel® FPGA IP
注意:
メモリーコンテンツの破壊を回避するため、読み書き動作中にエンベデッド・メモリー・ブロック入力レジスターのセットアップ時間またはホールド時間に違反しないようにしてください。この制限が適用されるのは、シングルポートRAM、シンプル・デュアルポートRAM、トゥルー・デュアルポートRAM、シンプル・クアッドポートRAM、またはROMモードでメモリーブロックを使用する場合です。
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レベル 2 の表題