7. インテル® Stratix® 10 エンベデッド・メモリーユーザーガイド改訂履歴

インテル® Stratix® 10エンベデッド・メモリーユーザーガイド

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ID 683423

日付 12/24/2018

バージョン 18.1

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インテルのみ表示可能 — GUID: vgo1440405302849

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7. インテル® Stratix® 10 エンベデッド・メモリーユーザーガイド改訂履歴

ドキュメント・バージョン	インテル® Quartus® Prime バージョン	変更内容
2018.12.24	18.1	FIFOおよびFIFO2シミュレーション・デザイン例の項を追加しました。トゥルー・デュアル・ポート・デュアル・クロック・エミュレーターのトピックの注記を更新しました。メモリーブロック選択の考慮事項のトピックに注記を追加しました。手動によるパラメーター設定の変更のトピックを更新しました。インテルStratix 10エンベデッド・メモリーのアーキテクチャーと機能および On Chip Memory RAM and ROM Intel FPGA IP コアの項に軽微な再構成を行いました。
2018.10.24	18.1	新しいトピックとして読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値を追加しました。トゥルー・デュアル・ポート・デュアル・クロック・エミュレーターのトピックを更新しましたこのトピックの説明を更新しました。更新した表 : インテルArria 10 TDPデュアル・クロック・モードとインテルStratix 10エミュレートTDPデュアル・クロック・モードの違い ( `sclr` のデバイスサポートを訂正しました。) 次の図を更新しました。ポートAの出力条件ポートBの出力条件ポートAのRead-During-Write条件ポートBのRead-During-Write条件トピック名をハードウェアの動作から同時読み出し動作の考慮事項に変更しました。次の表を更新しました。インテルStratix 10エンベデッド・メモリーの機能インテルStratix 10デバイスのエンベデッド・メモリーの容量と分布 RAM: 2-PORT Intel FPGA IP パラメーター設定 RAM: 4-PORT Intel FPGA IP パラメーター設定 ROM: 1-PORT Intel FPGA IP パラメーター設定 ROM: 2-PORT Intel FPGA IP パラメーター設定インテルStratix 10 RAMおよびROM Intel FPGA IPコアドキュメント全体に編集上の軽微な更新を行いました。

ドキュメント・バージョン	インテル® Quartus® Prime バージョン	変更内容
2018.05.07	18.0	次のIPコアをインテルへのブランド変更に従って更新しました。「RAM: 1-PORT」IPコアを「RAM: 1-PORT Intel FPGA IP」に更新「RAM: 2-PORT」IPコアを「RAM: 2-PORT Intel FPGA IP」に更新「RAM: 4-PORT」IPコアを「RAM: 4-PORT Intel FPGA IP」に更新「ROM: 1-PORT」IPコアを「ROM: 1-PORT Intel FPGA IP」に更新「ROM: 2-PORT」IPコアを「ROM: 2-PORT Intel FPGA IP」に更新「Intel Stratix 10 Native eSRAM」IPコアを「eSRAM Intel FPGA IP」に更新「FIFO」IPコアを「FIFO Intel FPGA IP」に更新「FIFO2」IPコアを「FIFO2 Intel FPGA IP」に更新次のトピックを新たに追加しました。 ECC Read-During-Write動作転送ロジックインテルStratix 10エンベデッド・メモリーの機能の表を次のとおり更新しました。 Force-to-Zeroサポート情報を追加しました。パックモード機能を削除しました。インテルStratix 10デバイスのエンベデッド・メモリーの容量と分布の表を次のとおり更新し、インテルStratix 10 MX1650およびMX2100上の冗長な表の内容を削除しました。メモリーブロックの誤り訂正コードのサポートのトピックを次のとおり更新しました。 ECC機能の詳細を更新しました。 eSRAMブロックのECCステータスフラグ信号を更新しました。 ECCパリティーフリップのトピックを更新して、二重隣接エラー訂正のパリティー・ビット・シーケンスを訂正しました。誤り訂正コードの真理値表のトピックを次のとおり更新しました。 M20KメモリーのECCブロック図を更新しました。 eSRAM用ECCステータスフラグ真理値表を更新しました。 Force-to-Zeroトピックを更新しました。コヒーレント読み出しメモリーのトピックを次のとおり更新しました。トピックのタイトルをコヒーレント・リードからコヒーレント読み出しメモリーに変更しました。次の図を新たに追加しました。未登録の出力を使用したコヒーレント読み出しおよび登録された出力を使用したコヒーレント読み出し次の図を削除しました。1レベルのパイプライン化波形および 2レベルのパイプライン化波形各メモリーモードでサポートされているメモリー・ブロック・クロック・モードの表を更新して、トゥルー・デュアル・ポート・モードの読み出し/書き込みクロックモードの脚注を追加しました。混合幅ポートのコンフィグレーションを次のとおり更新しました。インテル® Stratix® 10用にサポートされている混合幅比率混合幅比率のコンフィグレーションのトピックを削除しました。トゥルー・デュアル・ポート・デュアル・クロック・エミュレーターのトピックを次のとおり更新しました。トピックの説明を更新してvalid信号に関する情報を含めました。次の図を新たに追加しました。ポートAの出力条件ポートAの出力条件ポートAのRDW条件ポートBのRDW条件
2018.05.07	18.0	インテルStratix 10エンベデッド・メモリー・コンフィグレーションのトピックを次のとおり更新しました。サポートされているエンベデッド・メモリー・ブロック・コンフィグレーションの表を更新して、eSRAMの深度とプログラム可能な幅を修正しました。インテルStratix 10デバイスでは1/32、1/16、および1/8の混合幅ポート比をネイティブでサポートしていないという注記を削除しました。パワーアップ状態およびメモリーの初期化の考慮事項のトピックを更新しました。同一ポートRead-During-Writeモードのエンベデッド・メモリー・ブロックの出力モードの表を更新して、Don't Careモードに関する注記を含めました。混合ポートRead-During-Write出力動作の表を追加しました。 RAMおよびROM Intel FPGA IPコアの章を更新しました。パラメーター設定の手動変更およびRAMおよびROMのパラメーターのサブトピックを追加しました。次の表を更新しました。 RAM: 1-PORT Intel FPGA IPコアのパラメーター設定 RAM: 2-PORT Intel FPGA IPコアのパラメーター設定 RAM: 4-PORT Intel FPGA IPコアのパラメーター設定 ROM: 2-PORT Intel FPGA IPコアのパラメーター設定 ROM: 2-PORT Intel FPGA IPコアのパラメーター設定 RAMおよびROM Intel FPGA IPコアのインターフェイス信号 eSRAM Intel FPGA IPを更新しました。 eSRAMの仕様の表を次のとおり更新しました。クロック周波数機能に脚注を追加しました。 -2スピードグレードのクロック周波数値を200 MHz - 650 MHzから200 MHz - 640 MHzに訂正しました。書き込みレイテンシーの値を0から0 + 1に更新しました。書き込みレイテンシー機能に脚注を追加しました。 eSRAM Intel FPGA IPコア・パラメーター・エディター : Channelタブの表を更新しました。 eSRAM Intel FPGA IPコアの入力および出力信号の表を次のとおり更新しました。新しいインターフェイス信号 `iopll_lock2core` を追加しました。 `esram2f_clk` 信号の幅を2から1に更新しました。 `esram2f_clk` 信号の説明を更新しました。 `c<channel_number>_data_0` 信号の幅を「72または64」から「1から72」に更新しました。 eSRAM Intel FPGA IPシミュレーションのウォークスルーの項を更新しました。 FIFO Intel FPGA IPの章を更新しました。 Added リセットスキームのサブトピックを追加しました。 FIFO2 Intel FPGA IP の章を更新しました。 FIFO Intel FPGA IPコアとFIFO2 Intel FPGA IPコアの違いの表を更新して、リセットスキーム機能を削除しました。 FIFO2 Specificationsの表を次のとおり更新しました。エラーチェックおよび訂正 (ECC) 機能のM20Kに脚注を追加しました。目標パフォーマンス機能のMLABの説明を更新しました。トピックのタイトルをFIFO2のユーザー・コンフィグレーション可能なパラメーターからFIFO2のパラメーター設定に変更しました。 FIFO2 IPコアの入力および出力信号の図を更新しました。次の表を更新しました。 SCFIFOの入出力ポートの説明およびDCFIFOの入出力ポートの説明 ( `w_ready` 信号の説明を含めました。) 最新のインテルのブランド規格に合わせた更新を行いました。ドキュメント全体を通した編集上の軽微な更新を行いました。

日付	バージョン	変更内容
2017年12月	2017.12.04	「インテルStratix 10デバイスのエンベデッド・メモリー容量と分布」の表を更新しました。インテルStratix 10 GX、インテルStratix 10 MX、およびインテルStratix 10 SXのバリアントの合計RAMビット (Mビット) を訂正しました。
2017年11月	2017.11.06	新機能のトゥルー・デュアル・ポート・デュアル・クロック・エミュレーターを追加しました。インテルStratix 10エンベデッド・メモリー機能トピックを更新して、eSRAMブロック内の各チャネルのバンク数を40バンクから42バンクに更新しました。「インテルStratix 10エンベデッド・メモリーの機能」の表を次のとおり更新しました。混合ポートのRread-During-Writeおよびコヒーレント読み出し機能のeSRAMの説明を更新しました。フリーズロジック、ハードウェアの動作、およびTDPデュアル・クロック・エミュレーター機能を追加しました。「インテルStratix 10デバイスのエンベデッド・メモリー容量と分布」の表を次のとおり更新しました。インテルStratix 10 GXおよびインテルStratix 10 SXのバリアントのeSRAMブロックおよびRAM (ビット) の値を更新しました。インテルStratix 10 MXバリアントのエンベデッド・メモリー容量の情報を追加しました。インテルStratix 10 TXバリアントのTX1650およびTX2100製品ラインのM20KおよびMLAB RAMビットの値、および合計RAMビットの値を更新しました。インテルStratix 10エンベデッド・メモリー・ブロックのバイトイネーブルのトピックを更新しました。データバイト出力のサブトピックを更新しました。非同期クリアおよび同期クリアのトピックを次のとおり更新しました。トピックの説明を更新しました。次の図を更新しました。「登録モードでの非同期クリアおよび同期クリアの動作」および「未登録モードでの非同期クリアおよび同期クリアの動作」メモリーブロックの誤り訂正コードのサポートのトピックを次のとおり更新しました。メモリーブロックの誤り訂正コードのサポート機能 - ECCパリティーフリップを追加しました。 eSRAMブロックの説明を更新しました。「eSRAMのECCステータスフラグ真理値表」を誤り訂正コード真理値表のサブトピックに追加しました。エンベデッド・メモリーの動作モードのトピックを更新しました。トピック名をインテルStratix 10エンベデッド・メモリー対応IPコアに変更しました。インテルStratix 10メモリーIPコア」の表を次のとおり更新しました。ROM: 2 PORTのIPコアの列と情報を追加しました。「各メモリーモードでサポートされているメモリーブロックのクロッキング・モード」の表を次のとおり更新しました。デュアルポートROMメモリーモードを追加しました。トゥルー・デュアル・ポートに入出力クロックモードのサポートを追加しました。 FIFOメモリーモードを削除しました。混合幅比率のコンフィグレーションのトピックのシンプル・デュアルポート・モードに関する注記を更新しました。「混合ポートに対するRead-During-WriteモードのRAM」の表を次のとおり更新しました。 Don't CareモードのDon't Careの説明に注記を追加しました。表にNew_a_old_bモードを追加しました。次の図を新たに追加しました。混合ポートRead-During-Write: New_a_old_bモード On-Chip Memory RAMおよびROM IPコアの項のRAM: 1-PORTおよびRAM: 2-PORT IPコアのトピックを更新しました。「RAM: 2-Portパラメーター設定」の表を更新して、Emulate TDP dual clock modeのオプションを追加しました。「インテルStratix 10 On-Chip Memory RAMおよびROM IPコアのインターフェイス信号」の表を次のとおり更新しました。 `eccencbypass` および `eccencparity` 信号の方向値を更新しました。次の3つの信号を追加しました。 `address2_a` 、 `address2_b` 、および`sclr` 。次の4つの信号を削除しました。`clocken2` 、 `clocken3` 、 `aclr0` 、および `aclr1` 。 `aclr` 信号の説明を更新しました。 Intel Stratix 10 eSRAM IPコアのトピック名をIntel Stratix 10 Native eSRAM IPコアに変更して、インテルQuartus Primeの命名に合わせました。 eSRAM IPコアへの参照をIntel Stratix 10 Native eSRAM IPコアのトピックに追加しました。 FIFO IPコアへの参照をFIFO IPコアのトピックに追加しました。 FIFO2 IPコアへの参照をFIFO2 IPコアのトピックに追加しました。最新のインテルのブランド規格に合わせた更新を行いました。ドキュメント全体を通した編集上の軽微な更新を行いました。
2017年5月	2017.05.08	エンベデッド・メモリー機能表の誤り訂正コード (ECC) サポート機能からMLABブロックのパリティービットのサポートを削除しました。インテル® Stratix® 10エンベデッド・メモリー機能表の誤り訂正コード (ECC) サポート機能からMLABブロックのパリティービットのサポートを削除しました。インテル® Stratix® 10エンベデッド・メモリー機能表の誤り訂正コード (ECC) サポート機能のM20KおよびMLABブロックの説明を更新しました。インテル® Stratix® 10デバイス表のエンベデッド・メモリーの容量と分配を更新して、インテル® Stratix® 10 TXバリアントの一部ではなくなったTX4500およびTX5500を削除しました。 ×10データ幅 (MLAB) のバイト・イネーブル・コントロール表を更新しました。パリティービットのトピック内のMLABブロックのパリティービットのサポートを削除しました。インテル® Stratix® 10エンベデッド・メモリー・コンフィグレーションのトピック内のサポートされているエンベデッド・メモリー・ブロック・コンフィグレーションの表に注記を追加しました。混合幅比率コンフィグレーションのトピックを追加しました。フリーズロジックのトピックを追加しました。 1-PORT、RAM: 2-PORT、およびRAM: 4-PORT IPコアのパーシャル・リコンフィグレーション領域オプションで使用する実装クロックイネーブル回路を追加しました。 RAM: 4-Portパラメーター設定の表からUse different data widths on different portsオプションを削除しました。(このオプションはRAM: 4-Portでは使用できないため) ハードウェア動作のトピックを追加しました。コヒーレント読み出しのトピックに図を追加しました。 On-Chip Memory RAMおよびROM IPコアの項の表で、RAM: 1-PORTおよびRAM: 2-PORT IPコアの機能の説明を更新しました。 `ecc_enc_bypass` および `ecc_enc_parity` 信号をインテル® Stratix® 10 On-Chip Memory RAMおよびROM IPコアのインターフェイス信号の表に追加しました。インテル® Stratix® 10 eSRAM IPコアのトピックを追加しました。軽微な誤字訂正を行いました。
2016年10月	2016.10.31	初版