インテル® Stratix® 10エンベデッド・メモリー ユーザーガイド

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ID 683423
日付 12/24/2018
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス 5. Stratix 10エンベデッド・メモリーのデザイン例 6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ 7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテル® Stratix 10® エンベデッド・メモリーの機能 1.2. インテル® Stratix 10® エンベデッド・メモリー容量
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コードのサポート 2.5. Force-to-Zero 2.6. コヒーレント読み出しメモリー 2.7. フリーズロジック 2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター 2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア 2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード 2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション 2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル x
2.1.1. バイト・イネーブル・コントロール 2.1.2. データバイト出力 2.1.3. バイトイネーブルの動作
2.4. メモリーブロックの誤り訂正コードのサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値表
2.6. コヒーレント読み出しメモリー x
2.6.1. ロジック転送
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード x
2.10.1. シングル・クロック・モード 2.10.2. 読み出し/書き込みクロックモード 2.10.3. 入力/出力クロックモード 2.10.4. クロッキング・モードにおける非同期/同期クリア 2.10.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.10.6. クロックモードにおける独立したクロックイネーブル
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション x
2.11.1. 混合幅ポートのコンフィグレーション
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択の考慮事項 3.2. 同時読み出し動作の考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. パワーアップ状態およびメモリー初期化の考慮事項 3.5. 消費電力の削減
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートRead-During-Writeモード
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス x
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア 4.2. eSRAM Intel FPGA IP 4.3. FIFO Intel FPGA IP 4.4. FIFO2 Intel FPGA IP
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア x
4.1.1. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.2. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.4. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.6. RAM および ROM インターフェイス信号 4.1.7. 手動によるパラメーター設定の変更
4.1.7. 手動によるパラメーター設定の変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel FPGA IP x
4.2.1. eSRAMシステムの機能 4.2.2. eSRAM Intel FPGA IPのパラメーター 4.2.3. eSRAM Intel FPGA IPのインターフェイス信号 4.2.4. eSRAM Intel FPGA IPシミュレーション・ウォークスルー 4.2.5. eSRAMタイミング図
4.2.1. eSRAMシステムの機能 x
4.2.1.1. eSRAMの仕様 4.2.1.2. eSRAM使用モデル
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPパラメーター 4.3.2. リセット手法
4.4. FIFO2 Intel FPGA IP x
4.4.1. コンフィグレーション方法 4.4.2. Fmaxターゲット測定方法 4.4.3. パフォーマンスに関する考慮事項 4.4.4. FIFO2 Intel FPGA IPの機能 4.4.5. FIFO2 Intel FPGA IPパラメーター 4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 4.4.7. リセットおよびクロックの手法
4.4.4. FIFO2 Intel FPGA IPの機能 x
4.4.4.1. FIFO2の仕様
4.4.5. FIFO2 Intel FPGA IPパラメーター x
4.4.5.1. FIFO2パラメーターの設定
4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. リセットおよびクロックの手法 x
4.4.7.1. クロックドメイン 4.4.7.2. リセット
4.4.7.2. リセット x
4.4.7.2.1. FIFO2 Intel FPGA IPリセットのガイドライン
5. Stratix 10エンベデッド・メモリーのデザイン例 x
5.1. FIFOおよびFIFO2のデザイン例
5.1. FIFOおよびFIFO2のデザイン例 x
5.1.1. デザイン例の生成 5.1.2. デザイン例のシミュレーション
5.1.2. デザイン例のシミュレーション x
5.1.2.1. シミュレーション結果
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス
5. Stratix 10エンベデッド・メモリーのデザイン例
6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ
7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴

4.2.3. eSRAM Intel FPGA IPのインターフェイス信号

次の表は、eSRAM Intel FPGA IPインターフェイスの入出力信号の一覧です。
表 30.  eSRAM Intel FPGA IP入出力信号
信号 入力/出力 幅 詳細
refclk 入力 1 PLLリファレンス・クロックが提供されます。
esram2f_clk 出力 1 eSRAMからファブリックに提供されるコアクロック。このクロックを使用して、eSRAMとインターフェイス接続するコアロジックを駆動します。それ以外の場合は、適切な相互クロックドメイン回路が想定されます。
c<channel_number>_data_0 入力 1-72
  • クリア・チャネル・データの場合は72、または
  • ECCが有効な場合は64、または
  • ECC Bypassが有効な場合は72、データ (data [71:64]) のMSB (最上位ビット) によってパリティービットが表されます。
c<channel_number>_wraddress_0 入力

17-11

の範囲 		メモリーの書き込みアドレス。チャネル内で有効になっているバンクの数によって異なります。
注: 無効なアドレスに書き込んでも何も起こりません。ターゲットのバンクに電源が入っていないためです。
c<channel_number>_wren_n_0 入力 1 wraddress ポートのアクティブLowのライトイネーブル入力。
c<channel_number>_rdaddress_0 入力

17-11

の範囲 		メモリーの読み出しアドレス。チャネル内で有効になっているバンクの数によって異なります。
注: 無効なアドレスからの読み出しを試みると、返されるデータはランダムであり、値なしになります。
c<channel_number>_rden_n_0 入力 1 wraddress ポートのアクティブLowリードイネーブル入力。
c<channel_number>_q_0 出力 72または64
  • クリア・チャネル・データの場合は72、または
  • ECCが有効な場合は64、または
  • ECC Bypassが有効な場合は72、出力 (q[71:64]) のMSBによってパリティービットが表されます。
ECCイネーブルド
c<channel_number>_error_detect_0 出力 1 アサートされるのは、ECCエラーがeSRAMから取得した読み出しデータで発生したときです。
c<channel_number>_error_correct_0 出力 1 アサートされるのは、ECCエラーが正常に訂正されたときです。メモリーコンテンツの更新は、訂正されたデータではされません。
ダイナミックECCバイパス・イネーブルド
c<channel_number>_eccencbypass_0 入力 1 ECC Encoderの動的バイパスを行います。このポートは、アクティブのとき、パリティービットの挿入を8ビットMSBを通してデータポート (c<channel_number>_data_0[71:64]) から行うことができます。非アクティブの場合、パリティービットの生成は、内部ECCエンコーダーを使用して行われます。このポートが使用できるのは、c<channel_number>_ecc_byp_enable パラメーターが「TRUE」に設定されている場合のみです。
c<channel_number>_eccdecbypass_0 入力 1 ECC Decoderの動的バイパスを行います。出力ポート (c<channel_number>_q_0[73:64]) からの8ビットMSBはパリティービットを表します。パリティービットはチェックされず、 c<channel_number>_error_detect_0 および c<channel_number>_error_correct_0 信号はアサートされません。このポートが使用できるのは、 c<channel_number>_ecc_byp_enable パラメーターが「TRUE」に設定されている場合のみです。
追加オプション
c<channel_number>_sd_n_0 入力 1 アクティブLow信号。チャネルの動的シャットダウンを行うこの信号によって、チャネル内のバンクのペリフェラル (アクティブLow) およびメモリーコアへの電力が遮断されます。このときメモリーデータは保持されません。

eSRAMシステムで使用するチャネル数を選択すると静的シャットダウンが行われるチャネルのほかに、実行時にチャネルの動的シャットダウンを行うこともできます。

注: メモリーコンテンツの保持は、チャネルのシャットダウン時は行われません。
iopll_lock2core 出力 1 eSRAM IOPLLロックステータス。
  • High - ロック
  • Low - ロック解除またはロック喪失。
レベル 2 の表題