インテルのみ表示可能 — GUID: jrz1522207840091
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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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2.6. コヒーレント読み出しメモリー
コヒーレント・メモリー機能により、出力データの読み出しが可能になります。このデータの書き込みは、同じメモリーコンテンツに1クロックサイクルでされます。つまり、新しいデータ (フロースルー) 動作がRead-During-Write動作中に発生します。この機能は、M20Kブロックのみに適用され、シングル・クロック・コンフィグレーションでのみサポートされています。
コヒーレント書き込みメモリー機能を使用する場合、次のコンフィグレーションは使用できません。
- シンプル・デュアルポート以外の動作モード
- ポート幅が異なるシンプル・デュアルポート
- バイトイネーブル
- ECC
- ワイド・シンプル・デュアルポート
- デュアル・クロック・コンフィグレーション
図 8. コヒーレント読み出しメモリー回路の簡易ブロック図
図 9. 未登録出力に対するコヒーレント読み出しメモリーの動作この図で示すのは、出力データが未登録の場合のコヒーレント読み出しメモリーの波形です。
図 10. 登録済出力に対するコヒーレント読み出しメモリーの動作この図で示すのは、出力データが登録済の場合のコヒーレント読み出しメモリーの波形です。