インテルのみ表示可能 — GUID: vgo1440154876421
Ixiasoft
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
エンベデッド・メモリー・ブロック | 深度 (ビット) | プログラム可能な幅 |
---|---|---|
MLAB | 32 | ×16, ×18, or ×20 |
M20K | 512 | ×32または×40
注: シンプル・デュアルポート用。
|
1024 | ×16または×20
注: シンプル・デュアルポートおよびトゥルー・デュアルポート用。
|
|
2048 | ×8または×10
注: シンプル・デュアルポート、トゥルー・デュアルポート、およびシンプル・クアッドポート用。
|
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eSRAM | 2048×42 3 | x72 3 |
注:
3 eSRAMチャネルの深度と幅をプログラム可能な形で削減すると節電が実現できます。詳細についてはeSRAM Intel® FPGA IP コアの項を参照してください。