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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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4.3. FIFO Intel FPGA IP
インテルで提供しているFIFO Intel FPGA IPコアには、パラメーター化可能なシングルクロックFIFO (SCFIFO) およびデュアルクロックFIFO (DCFIFO) 機能を使用します。
FIFO機能が適用されるのは主に、データ・バッファリング・アプリケーションです。これは、同期または非同期クロックドメインの先入れ先出しデータフローに準拠しています。
FIFO機能の具体名は次のとおりです。
- SCFIFO : シングルクロックFIFO
- DCFIFO : デュアルクロックFIFO (入力データと出力データに同じポート幅をサポート)
- DCFIFO_MIXED_WIDTHS : デュアルクロックFIFO (入力データと出力データに異なるポート幅をサポート)
注: 用語「DCFIFO」は、指定のない限りDCFIFOとDCFIFO_MIXED_WIDTHS IPコアの両方を指します。