インテル® Stratix® 10エンベデッド・メモリー ユーザーガイド

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ID 683423
日付 12/24/2018
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス 5. Stratix 10エンベデッド・メモリーのデザイン例 6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ 7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテル® Stratix 10® エンベデッド・メモリーの機能 1.2. インテル® Stratix 10® エンベデッド・メモリー容量
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コードのサポート 2.5. Force-to-Zero 2.6. コヒーレント読み出しメモリー 2.7. フリーズロジック 2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター 2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア 2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード 2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション 2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル x
2.1.1. バイト・イネーブル・コントロール 2.1.2. データバイト出力 2.1.3. バイトイネーブルの動作
2.4. メモリーブロックの誤り訂正コードのサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値表
2.6. コヒーレント読み出しメモリー x
2.6.1. ロジック転送
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード x
2.10.1. シングル・クロック・モード 2.10.2. 読み出し/書き込みクロックモード 2.10.3. 入力/出力クロックモード 2.10.4. クロッキング・モードにおける非同期/同期クリア 2.10.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.10.6. クロックモードにおける独立したクロックイネーブル
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション x
2.11.1. 混合幅ポートのコンフィグレーション
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択の考慮事項 3.2. 同時読み出し動作の考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. パワーアップ状態およびメモリー初期化の考慮事項 3.5. 消費電力の削減
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートRead-During-Writeモード
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス x
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア 4.2. eSRAM Intel FPGA IP 4.3. FIFO Intel FPGA IP 4.4. FIFO2 Intel FPGA IP
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア x
4.1.1. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.2. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.4. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.6. RAM および ROM インターフェイス信号 4.1.7. 手動によるパラメーター設定の変更
4.1.7. 手動によるパラメーター設定の変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel FPGA IP x
4.2.1. eSRAMシステムの機能 4.2.2. eSRAM Intel FPGA IPのパラメーター 4.2.3. eSRAM Intel FPGA IPのインターフェイス信号 4.2.4. eSRAM Intel FPGA IPシミュレーション・ウォークスルー 4.2.5. eSRAMタイミング図
4.2.1. eSRAMシステムの機能 x
4.2.1.1. eSRAMの仕様 4.2.1.2. eSRAM使用モデル
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPパラメーター 4.3.2. リセット手法
4.4. FIFO2 Intel FPGA IP x
4.4.1. コンフィグレーション方法 4.4.2. Fmaxターゲット測定方法 4.4.3. パフォーマンスに関する考慮事項 4.4.4. FIFO2 Intel FPGA IPの機能 4.4.5. FIFO2 Intel FPGA IPパラメーター 4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 4.4.7. リセットおよびクロックの手法
4.4.4. FIFO2 Intel FPGA IPの機能 x
4.4.4.1. FIFO2の仕様
4.4.5. FIFO2 Intel FPGA IPパラメーター x
4.4.5.1. FIFO2パラメーターの設定
4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. リセットおよびクロックの手法 x
4.4.7.1. クロックドメイン 4.4.7.2. リセット
4.4.7.2. リセット x
4.4.7.2.1. FIFO2 Intel FPGA IPリセットのガイドライン
5. Stratix 10エンベデッド・メモリーのデザイン例 x
5.1. FIFOおよびFIFO2のデザイン例
5.1. FIFOおよびFIFO2のデザイン例 x
5.1.1. デザイン例の生成 5.1.2. デザイン例のシミュレーション
5.1.2. デザイン例のシミュレーション x
5.1.2.1. シミュレーション結果
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス
5. Stratix 10エンベデッド・メモリーのデザイン例
6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ
7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴

1.1. インテル® Stratix 10® エンベデッド・メモリーの機能

インテル® Stratix 10® デバイスにはメモリーブロックが3種類内蔵されており、それらは、エンベデッドSRAM (eSRAM) ブロック、M20Kブロックおよびメモリー・ロジック・アレイ・ブロック (MLAB) です。
  • 47.25メガビット (Mb) eSRAMブロック
    • 高速パス、低レイテンシー、高帯域幅および超高速ランダム・トランザクション・レート (RTR) オンチップ・メモリー・ブロック
    • 各ブロックは8チャネルで構成され、各チャネルには42個のバンクが備えられています。
    • 各バンクでコンフィグレーション可能なのは、2Kの深度と72ビットのデータ幅までです。
    • サポート対象は、同時読み書きアクセスをチャネルごとに備えたシンプルなデュアルポートRAMのみです。
  • 20キロビット (Kb) M20Kブロック
    • 専用メモリーリソースのブロック
    • 大規模なメモリーアレイに適しており、また、多数の独立ポートを提供しています。
  • 640ビットMLAB
    • エンハンスト・メモリー・ブロックであり、兼用ロジック・アレイ・ブロック (LAB) からコンフィグレーションされます。
    • 広く浅いメモリーアレイに適しています。
    • デジタル信号処理 (DSP) アプリケーション、広く浅いFIFOバッファー、およびフィルター遅延ライン用シフトレジスターの実装用に最適化されています。
    • 各MLABは、10個のアダプティブ・ロジック・モジュール (ALM) で構成されています。

インテル® Stratix 10® デバイスの場合、MLAB内の各ALMを10個の32×2ブロックとしてコンフィグレーションします。 インテル® Stratix 10® デバイスでは、32×20シンプル・デュアルポートSRAMブロックを各MLABに1つ提供しています。

インテル® Stratix 10® エンベデッド・メモリー・ブロックでは、次の動作モードをサポートしています。
  • シングルポート
  • シンプル・デュアルポート
  • トゥルー・デュアルポート
  • シンプル・クアッドポート
  • ROM
表 1.   インテル® Stratix 10® エンベデッド・メモリーの機能次の表は、 インテル® Stratix 10® エンベデッド・メモリー・ブロックでサポートされている機能のまとめです。
機能 eSRAM M20K MLAB
最大動作周波数 750 MHz
  • 1 GHz (シンプル・デュアルポートRAMモード)
  • 600 MHz (トゥルー・デュアルポートおよびシンプル・クアッドポートRAMモード)
 1 GHz
トータルRAMビット数（パリティービットを含む） 47.25 Mb 20,480ビット 640ビット
バイトイネーブル — サポートあり サポートあり
アドレス・クロック・イネーブル — サポートあり (シンプル・デュアルポートRAMモード) サポートあり
シンプル・デュアル・ポートの混合幅 — サポートあり —
FIFOバッファーの混合データ幅 — サポートあり —
メモリー初期化ファイル（.mif） — サポートあり サポートあり
デュアル・クロック・モード — サポートあり (シンプル・デュアルポートRAMモード) サポートあり
完全同期メモリー — サポートあり サポートあり
非同期メモリー — – フロースルー読み出しメモリー動作の場合のみ
パワーアップ・ステート — 出力ポートはクリアされます。
  • 登録済み出力ポートはクリアされます。
  • 未登録の出力ポートによってメモリーコンテンツが読み出されます。
非同期/同期クリア — 出力レジスターと出力ラッチ 出力レジスターと出力ラッチ
書き込み/読み出し動作のトリガー 立ち上がりクロックエッジ 立ち上がりクロックエッジ 立ち上がりクロックエッジ
同一ポートのRead-During-Write — 出力ポートはNew DataまたはDon't Care に設定されます。 出力ポートはDon't Care に設定されます。
混合ポートのRead-During-Write Write-forwarding機能
  • ON = New Data
  • OFF = Old Data
  • シンプル・デュアル・ポートRAM：出力ポートはOld DataまたはDon't Careに設定されます。
  • トゥルー・デュアル・ポートRAM：出力ポートはDon't Careに設定されます。
  • シンプル・クワッド・ポート：出力ポートはnew_a_old_bに設定されます。
出力ポートはNew Data、Old Data、またはDon't Careに設定されます。
誤り訂正コード (ECC) のサポート
  • インテル® Quartus® Prime開発ソフトウェアを使用したソフトIP
  • x64幅シンプル・デュアルポート・モードのビルトインサポート
  • インテル® Quartus® Prime開発ソフトウェアを使用したソフトIP
  • ハードIP
  • x32幅シンプル・デュアル・ポート・モードのビルトインサポート
  • パリティービット
 インテル® Quartus® Prime開発ソフトウェアを使用したソフトIP
Force-to-Zero — サポートあり —
コヒーレント読み出しメモリー — サポートあり —
フリーズロジック — サポートあり —
トゥルー・デュアル・ポート (TDP) デュアル・クロック・エミュレーター — サポートあり —
レベル 2 の表題