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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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4.4.7.1. クロックドメイン
FIFO2 Intel FPGA IPコアのロジックは内部で次の2つのクロックドメインに分かれています。
- w_clk
- r_clk
たとえばDCFIFOのデフォルトIP設定では、2つのクロックドメインは適切なクロック・クロッシング構造と非同期であると見なされます。
FIFO2 IPコアをコンフィグレーションしてSCFIFOとして動作させるため、 SCFIFO_MODEパラメーターを1に設定します。このモードでは、
- 関連するクロック・クロッシング構造ロジックはすべて合成されません。
- W_CLKと R_CLK 信号は両方とも同じソースに結び付けられ、同期的にタイミングが取られます。