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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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3.2. 同時読み出し動作の考慮事項
インテル® Stratix® 10エンベデッド・メモリー・ブロックで提供される破壊的および非破壊的ハードウェア動作には、二重同時書き込み動作を同一アドレス上で使用します。この機能が適用されるのは、メモリーブロックをトゥルー・デュアルポートおよびシングル・クアッドポート・モードで使用する場合です。
デフォルトでは、メモリーブロックが破損するのは、同一アドレスに二重同時書き込みを行う場合です。メモリーブロックの非破損ハードウェアの動作を表示するには、ユーザー定義オプション「ENA_NON_CORRUPT=1」をシミュレーター・セットアップ・スクリプトに含めます。
二重同時書き込みが発生すると、物理エミュレーションでは時分割多重化方式を使用して、ポートAとポートBの同時多重化を同じデータ幅で行います。このシーケンスでは、ポートBの値が最初に書き込まれ、続いてポートAの値が同じアドレスに書き込まれます。これにより、ポートAの値がメモリーに書き込まれます。