インテル® Stratix® 10エンベデッド・メモリー ユーザーガイド

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ID 683423
日付 12/24/2018
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス 5. Stratix 10エンベデッド・メモリーのデザイン例 6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ 7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテル® Stratix 10® エンベデッド・メモリーの機能 1.2. インテル® Stratix 10® エンベデッド・メモリー容量
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コードのサポート 2.5. Force-to-Zero 2.6. コヒーレント読み出しメモリー 2.7. フリーズロジック 2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター 2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア 2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード 2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション 2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル x
2.1.1. バイト・イネーブル・コントロール 2.1.2. データバイト出力 2.1.3. バイトイネーブルの動作
2.4. メモリーブロックの誤り訂正コードのサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値表
2.6. コヒーレント読み出しメモリー x
2.6.1. ロジック転送
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード x
2.10.1. シングル・クロック・モード 2.10.2. 読み出し/書き込みクロックモード 2.10.3. 入力/出力クロックモード 2.10.4. クロッキング・モードにおける非同期/同期クリア 2.10.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.10.6. クロックモードにおける独立したクロックイネーブル
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション x
2.11.1. 混合幅ポートのコンフィグレーション
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択の考慮事項 3.2. 同時読み出し動作の考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. パワーアップ状態およびメモリー初期化の考慮事項 3.5. 消費電力の削減
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートRead-During-Writeモード
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス x
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア 4.2. eSRAM Intel FPGA IP 4.3. FIFO Intel FPGA IP 4.4. FIFO2 Intel FPGA IP
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア x
4.1.1. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.2. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.4. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.6. RAM および ROM インターフェイス信号 4.1.7. 手動によるパラメーター設定の変更
4.1.7. 手動によるパラメーター設定の変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel FPGA IP x
4.2.1. eSRAMシステムの機能 4.2.2. eSRAM Intel FPGA IPのパラメーター 4.2.3. eSRAM Intel FPGA IPのインターフェイス信号 4.2.4. eSRAM Intel FPGA IPシミュレーション・ウォークスルー 4.2.5. eSRAMタイミング図
4.2.1. eSRAMシステムの機能 x
4.2.1.1. eSRAMの仕様 4.2.1.2. eSRAM使用モデル
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPパラメーター 4.3.2. リセット手法
4.4. FIFO2 Intel FPGA IP x
4.4.1. コンフィグレーション方法 4.4.2. Fmaxターゲット測定方法 4.4.3. パフォーマンスに関する考慮事項 4.4.4. FIFO2 Intel FPGA IPの機能 4.4.5. FIFO2 Intel FPGA IPパラメーター 4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 4.4.7. リセットおよびクロックの手法
4.4.4. FIFO2 Intel FPGA IPの機能 x
4.4.4.1. FIFO2の仕様
4.4.5. FIFO2 Intel FPGA IPパラメーター x
4.4.5.1. FIFO2パラメーターの設定
4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. リセットおよびクロックの手法 x
4.4.7.1. クロックドメイン 4.4.7.2. リセット
4.4.7.2. リセット x
4.4.7.2.1. FIFO2 Intel FPGA IPリセットのガイドライン
5. Stratix 10エンベデッド・メモリーのデザイン例 x
5.1. FIFOおよびFIFO2のデザイン例
5.1. FIFOおよびFIFO2のデザイン例 x
5.1.1. デザイン例の生成 5.1.2. デザイン例のシミュレーション
5.1.2. デザイン例のシミュレーション x
5.1.2.1. シミュレーション結果
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス
5. Stratix 10エンベデッド・メモリーのデザイン例
6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ
7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴

4.4.6.1. SCFIFO信号

表 37.  SCFIFO入出力ポートの説明
信号 入力/出力 要/不要 詳細
clk 入力 要 FIFO書き込みクロックと読み出しクロック。
aclr 入力 不要 アクティブHighのリセット信号。clk ドメイン・フリップフロップの非同期クリアピンを供給します。

このリセットの同期化はIP内ではされていないため、ユーザーロジックの clk への同期ディアサートが、適切な場合にされるようにする必要があります。

この信号が有効なのは、USE_ACLR_PORTが有効な場合のみです。

  • 0 = リセット非アクティブ
  • 1 = リセットアクティブ
sclr 入力 不要 アクティブHighのリセット信号。clk ドメイン・フリップフロップの同期クリアピンを供給します。リセットシーケンスの要件に従ってください。
  • 0 = リクエストは非アクティブ
  • 1 = リクエストはアクティブ
w_req 入力 要 FIFO write request。この信号はリセット中は非アクティブになることが想定されます。
  • 0 = リクエストは非アクティブ
  • 1 = リクエストはアクティブ
w_data[FIFO_WIDTH-1:0] 入力 要 FIFO Write Data。このバスで表すデータがFIFOに格納されるのは、書き込みリクエストがあるときです。この値がFIFOによって取得されるのは、 w_req がアクティブで、かつFIFOが一杯ではない (つまり、 w_full = 1) の場合のみです。
w_full 出力 不要 FIFO Write Full。この信号は、FIFOに残っているスペースが不足しそうかどうかを示します。この信号がアサートされると、それ以上の w_req は無視されます。
注: 内部パイプライン・ステージでのFmax改善により、実際に使用可能なスペースは、データ損失防止のためにコンフィグレーションされているスペースよりも数エントリー分少なくなります。
  • 0 = FIFOはフルではない
  • 1 = FIFOが (ほぼ) フルである
r_req 入力 要 FIFO Read Request / Read Ready。可能な限り高いFmaxを達成するため、この信号の使用モデルは、通常のデータ準備レイテンシーFIFOへのゼロ読み出しとは少し異なります。

ユーザー・アプリケーションで想定されるのは、適切なタイミングでこの信号をアサートして、今から数クロックサイクル (L) 後にデータを取り込む準備ができていることを示すことです。Lクロック後に r_valid がアサートされるのは使用可能なデータがある場合で、ディアサートされるのはr_data ポートに使用可能なデータがない場合です。

これは、Avalon STのゼロ以外の読み出しレイテンシー有効/準備完了インターフェイスのセマンティクスに類似しており、十分なバッファースペースがダウンストリーム・ユーザー・アプリケーションに割り当てられて、インフライト・データが消費されることを意味します。

  • L = 5 (RAM_BLK_TYPEが「MLAB」の場合)
  • L = 6 (RAM_BLK_TYPEが「M20K」の場合)
  • 0 = 読み出しリクエストは非アクティブ
  • 1 = 読み出しリクエストはアクティブ
r_data[FIFO_WIDTH-1:0] 出力 要 FIFO Read Data。このバスで表されるデータが対応する読み出しリクエストは、数クロックサイクル早く発生したものです。読み出しデータがクロックサイクルで有効なのは、 r_valid がアサートされたときのみです。
r_empty 出力 不要 FIFO Read Empty。データワードがFIFOにまだ残っているかどうかを示します。これは事実上 r_usedw == 0のパイプライン化されたバージョンです。

この信号がユーザー・アプリケーションによって使用されるのは、監視目的または一連の読み出しリクエストの開始のためです。

  • 0 = RAMブロックは空ではありません
  • 1 = RAMブロックは空です
r_valid 出力 不要 FIFO Read Data Valid。 r_data 出力ポートのデータが有効かどうかを示します。各 r_valid アサートが対応するのは、以前の読み出しリクエスト/準備完了です。データ・レディー・レイテンシーに対する読み出しリクエストが内部パイプライン・ステージによってもたらされるため、この信号は、 r_empty がアサートされた後も数クロックの間アサートされる可能性があります。 r_valid がアサートされると、データをユーザー・アプリケーションで取得する必要があります。そうでなければ、データは失われます。

r_valid および r_req インターフェイスは、ゼロ以外の読み出しレイテンシーを持つAvalon STの有効および準備完了セマンティクスに類似しています。

  • 0 = データは無効です
  • 1 = データは有効です
w_ready 出力 要 アクティブLowの書き込み保護信号。書き込みポートでのデータのゲートを遅延 w_full がアサートされる前に行います。
レベル 2 の表題