インテル® Stratix® 10エンベデッド・メモリー ユーザーガイド

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ID 683423
日付 12/24/2018
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス 5. Stratix 10エンベデッド・メモリーのデザイン例 6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ 7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテル® Stratix 10® エンベデッド・メモリーの機能 1.2. インテル® Stratix 10® エンベデッド・メモリー容量
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コードのサポート 2.5. Force-to-Zero 2.6. コヒーレント読み出しメモリー 2.7. フリーズロジック 2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター 2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア 2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード 2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション 2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル x
2.1.1. バイト・イネーブル・コントロール 2.1.2. データバイト出力 2.1.3. バイトイネーブルの動作
2.4. メモリーブロックの誤り訂正コードのサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値表
2.6. コヒーレント読み出しメモリー x
2.6.1. ロジック転送
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード x
2.10.1. シングル・クロック・モード 2.10.2. 読み出し/書き込みクロックモード 2.10.3. 入力/出力クロックモード 2.10.4. クロッキング・モードにおける非同期/同期クリア 2.10.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.10.6. クロックモードにおける独立したクロックイネーブル
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション x
2.11.1. 混合幅ポートのコンフィグレーション
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択の考慮事項 3.2. 同時読み出し動作の考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. パワーアップ状態およびメモリー初期化の考慮事項 3.5. 消費電力の削減
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートRead-During-Writeモード
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス x
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア 4.2. eSRAM Intel FPGA IP 4.3. FIFO Intel FPGA IP 4.4. FIFO2 Intel FPGA IP
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア x
4.1.1. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.2. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.4. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.6. RAM および ROM インターフェイス信号 4.1.7. 手動によるパラメーター設定の変更
4.1.7. 手動によるパラメーター設定の変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel FPGA IP x
4.2.1. eSRAMシステムの機能 4.2.2. eSRAM Intel FPGA IPのパラメーター 4.2.3. eSRAM Intel FPGA IPのインターフェイス信号 4.2.4. eSRAM Intel FPGA IPシミュレーション・ウォークスルー 4.2.5. eSRAMタイミング図
4.2.1. eSRAMシステムの機能 x
4.2.1.1. eSRAMの仕様 4.2.1.2. eSRAM使用モデル
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPパラメーター 4.3.2. リセット手法
4.4. FIFO2 Intel FPGA IP x
4.4.1. コンフィグレーション方法 4.4.2. Fmaxターゲット測定方法 4.4.3. パフォーマンスに関する考慮事項 4.4.4. FIFO2 Intel FPGA IPの機能 4.4.5. FIFO2 Intel FPGA IPパラメーター 4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 4.4.7. リセットおよびクロックの手法
4.4.4. FIFO2 Intel FPGA IPの機能 x
4.4.4.1. FIFO2の仕様
4.4.5. FIFO2 Intel FPGA IPパラメーター x
4.4.5.1. FIFO2パラメーターの設定
4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. リセットおよびクロックの手法 x
4.4.7.1. クロックドメイン 4.4.7.2. リセット
4.4.7.2. リセット x
4.4.7.2.1. FIFO2 Intel FPGA IPリセットのガイドライン
5. Stratix 10エンベデッド・メモリーのデザイン例 x
5.1. FIFOおよびFIFO2のデザイン例
5.1. FIFOおよびFIFO2のデザイン例 x
5.1.1. デザイン例の生成 5.1.2. デザイン例のシミュレーション
5.1.2. デザイン例のシミュレーション x
5.1.2.1. シミュレーション結果
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス
5. Stratix 10エンベデッド・メモリーのデザイン例
6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ
7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴

4.1.7.1. RAMおよびROMのパラメーター設定

表 26.   altera_syncramのパラメーター パラメーター・リストを使用してデザインファイルを手動で編集してください。
パラメーター名 選択可能な値 詳細
operation_mode

SINGLE_PORT

DUAL_PORT

BIDIR_DUAL_PORT

QUAD_PORT

ROM

メモリーブロックの動作モード。
WIDTH_A — ポートAのデータ幅。
widthad_a — ポートAのアドレス幅。
widthad2_a   ポートAのアドレス2幅。
numwords_a — ポートAのメモリーブロック内のデータワード数。
outdata_reg_a

UNREGISTERED

CLOCK1

CLOCK0

ポートAのデータ出力レジスター用クロック。
outdata_aclr_a

NONE

CLEAR1

CLEAR0

ポートAのデータ出力レジスターの非同期クリア。 outdata_reg_a パラメーターの設定がUNREGISTEREDの場合、このパラメーターによって出力ラッチのクリア・パラメーターが指定されます。
outdata_sclr_a

NONE

SCLEAR

ポートAのデータ出力レジスターの同期クリア。 outdata_reg_a パラメーターの設定がNONEの場合、このパラメーターによって出力ラッチのクリア・パラメーターが指定されます。
width_byteena_a — ポートAのバイトイネーブル・バスの幅。この幅は、 width_a をバイトサイズで割った値に等しくなければなりません。デフォルト値の1が可能なのは、バイトイネーブルが使用されていない場合のみです。
WIDTH_B — ポートBのデータ幅。
widthad_b — ポートBのアドレス幅。
widthad2_b — ポートBのアドレス2幅。
numwords_b — ポートBのメモリーブロック内のデータワード数。
outdata_reg_b

UNREGISTERED

CLOCK1

CLOCK0

ポートBのデータ出力レジスター用クロック。
indata_reg_b

CLOCK1

CLOCK0

ポートBのデータ入力レジスター用クロック。
address_reg_b

CLOCK1

CLOCK0

ポートBのアドレスレジスター用クロック。
byteena_reg_b

CLOCK1

CLOCK0

ポートBのバイトイネーブル・レジスター用クロック。
outdata_aclr_b

NONE

CLEAR1

CLEAR0

ポートBのデータ出力レジスターの同期クリア。 outdata_reg_a パラメーターの設定がUNREGISTEREDの場合、このパラメーターによって出力ラッチのクリア・パラメーターが指定されます。
outdata_sclr_b

NONE

SCLEAR

ポートBのデータ出力レジスターの同期クリア。 outdata_reg_a パラメーターの設定がNONEの場合、このパラメーターによって出力ラッチのクリア・パラメーターが指定されます。
width_byteena_b — ポートBのバイトイネーブル・バスの幅。この幅は、 width_b をバイトサイズで割った値に等しくなければなりません。デフォルト値の1が可能なのは、バイトイネーブルが使用されていない場合のみです。
ram_block_type

M20K

MLAB

AUTO

メモリーブロックのタイプ。
byte_size

5

8

9

10

バイトイネーブル・モードのバイトサイズ。
read_during_write_mode_mixed_ports

DONT_CARE

CONSTRAINT_DONT_CARE

NEW_DATA

OLD_DATA

NEW_A_OLD_B

Read-During-Writeモードの動作。
  • デフォルト値はDONT_CAREです。
  • NEW_DATAの値がサポートされるのは、読み出しアドレスと出力データの登録が、書き込みクロックによってLUTRAMモードでされている場合のみです。
  • CONSTRAINED_DONT_CAREの値がサポートされているのはLUTRAMモードでのみです。
  • NEW_A_OLD_Bの値がサポートされているのは、 operation_mode パラメーターがQUAD_PORTに設定されている場合のみです。
init_file

*.mif

*.hex

初期化ファイル。
init_file_layout

PORT_A

PORT_B 		出力ファイルのレイアウト。
maximum_depth — メモリー・ブロック・スライスの深度。
clock_enable_input_a

NORMAL

BYPASS

ポートAの入力レジスター用クロックイネーブル。
clock_enable_output_a

NORMAL

BYPASS

ポートAの出力レジスター用クロックイネーブル。
clock_enable_input_b

NORMAL

BYPASS

ポートBの入力レジスター用クロックイネーブル。
clock_enable_output_b

NORMAL

BYPASS

ポートBの出力レジスター用クロックイネーブル。
read_during_write_mode_port_a

NEW_DATA_NO_NBE_READ

NEW_DATA_WITH_NBE_READ

OLD_DATA

DONT_CARE

ポートAのRead-During-Write動作。
read_during_write_mode_port_b

NEW_DATA_NO_NBE_READ

NEW_DATA_WITH_NBE_READ

OLD_DATA

DONT_CARE

ポートBのRead-During-Write動作。
ENABLE_ECC

TRUE

FALSE

ECC機能を有効または無効にします。
ecc_pipeline_stage_enabled

TRUE

FALSE

  • 出力デコーダーの前にECC Pipeline Registersを有効にするかどうかを指定し、非ECCモードと同じパフォーマンスの達成を図ります。1サイクルのレイテンシーが犠牲になります。
  • パラメーター enable_ecc の設定をTRUEにするのは、このパラメーターがTRUEに設定されている場合です。
  • パラメーター outdata_reg_b の設定をTRUEにできないのは、このパラメーターがTRUEに設定されている場合です。
  • デフォルト値はFALSEです。
enable_coherent_read

TRUE

FALSE

コヒーレント読み出し機能を有効または無効にします。
  • デフォルト値はFALSEです。
enable_force_to_zero

TRUE

FALSE

Force-to-Zero機能を有効または無効にします。
  • デフォルト値はFALSEです。
width_eccencparity 8 Eccencparity 信号の幅。
レベル 2 の表題