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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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2.1.1. バイト・イネーブル・コントロール
byteena[1:0] | 書き込まれるデータビット | |
---|---|---|
11 (デフォルト) | [9:5] | [4:0] |
10 | [9:5] | – |
01 | – | [4:0] |
00 | – | – |
byteena[1:0] | 書き込まれるデータビット | |
---|---|---|
11 (デフォルト) | [19:10] | [9:0] |
10 | [19:10] | – |
01 | – | [9:0] |
00 | – | – |
byteena[3..0] | 書き込まれるデータビット | |||
---|---|---|---|---|
1111 (デフォルト) | [39:30] | [29:20] | [19:10] | [9:0] |
1000 | [39:30] | – | – | – |
0100 | – | [29:20] | – | – |
0010 | – | – | [19:10] | – |
0001 | – | – | – | [9:0] |
0000 | – | – | – | – |