インテル® Stratix® 10エンベデッド・メモリー ユーザーガイド

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ID 683423
日付 12/24/2018
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス 5. Stratix 10エンベデッド・メモリーのデザイン例 6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ 7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテル® Stratix 10® エンベデッド・メモリーの機能 1.2. インテル® Stratix 10® エンベデッド・メモリー容量
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コードのサポート 2.5. Force-to-Zero 2.6. コヒーレント読み出しメモリー 2.7. フリーズロジック 2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター 2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア 2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード 2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション 2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル x
2.1.1. バイト・イネーブル・コントロール 2.1.2. データバイト出力 2.1.3. バイトイネーブルの動作
2.4. メモリーブロックの誤り訂正コードのサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値表
2.6. コヒーレント読み出しメモリー x
2.6.1. ロジック転送
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード x
2.10.1. シングル・クロック・モード 2.10.2. 読み出し/書き込みクロックモード 2.10.3. 入力/出力クロックモード 2.10.4. クロッキング・モードにおける非同期/同期クリア 2.10.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.10.6. クロックモードにおける独立したクロックイネーブル
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション x
2.11.1. 混合幅ポートのコンフィグレーション
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択の考慮事項 3.2. 同時読み出し動作の考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. パワーアップ状態およびメモリー初期化の考慮事項 3.5. 消費電力の削減
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートRead-During-Writeモード
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス x
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア 4.2. eSRAM Intel FPGA IP 4.3. FIFO Intel FPGA IP 4.4. FIFO2 Intel FPGA IP
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア x
4.1.1. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.2. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.4. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.6. RAM および ROM インターフェイス信号 4.1.7. 手動によるパラメーター設定の変更
4.1.7. 手動によるパラメーター設定の変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel FPGA IP x
4.2.1. eSRAMシステムの機能 4.2.2. eSRAM Intel FPGA IPのパラメーター 4.2.3. eSRAM Intel FPGA IPのインターフェイス信号 4.2.4. eSRAM Intel FPGA IPシミュレーション・ウォークスルー 4.2.5. eSRAMタイミング図
4.2.1. eSRAMシステムの機能 x
4.2.1.1. eSRAMの仕様 4.2.1.2. eSRAM使用モデル
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPパラメーター 4.3.2. リセット手法
4.4. FIFO2 Intel FPGA IP x
4.4.1. コンフィグレーション方法 4.4.2. Fmaxターゲット測定方法 4.4.3. パフォーマンスに関する考慮事項 4.4.4. FIFO2 Intel FPGA IPの機能 4.4.5. FIFO2 Intel FPGA IPパラメーター 4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 4.4.7. リセットおよびクロックの手法
4.4.4. FIFO2 Intel FPGA IPの機能 x
4.4.4.1. FIFO2の仕様
4.4.5. FIFO2 Intel FPGA IPパラメーター x
4.4.5.1. FIFO2パラメーターの設定
4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. リセットおよびクロックの手法 x
4.4.7.1. クロックドメイン 4.4.7.2. リセット
4.4.7.2. リセット x
4.4.7.2.1. FIFO2 Intel FPGA IPリセットのガイドライン
5. Stratix 10エンベデッド・メモリーのデザイン例 x
5.1. FIFOおよびFIFO2のデザイン例
5.1. FIFOおよびFIFO2のデザイン例 x
5.1.1. デザイン例の生成 5.1.2. デザイン例のシミュレーション
5.1.2. デザイン例のシミュレーション x
5.1.2.1. シミュレーション結果 パート1 (0 - 100 ns) パート2 (100 - 480 ns) パート3 (480 - 700 ns) パート4 (700 ns以降)
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス
5. Stratix 10エンベデッド・メモリーのデザイン例
6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ
7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴

5.1.2.1. シミュレーション結果

デザイン例のシミュレーション結果で示しているのは、FIFOとFIFO2 Intel FPGA IPコアの動作の比較です。
注: このデザイン例で使用されているFIFOとFIFO2 Intel FPGA IPコア両方の信号名の定義には、FIFOの入力ポートと出力ポートを参照します。

パート1 (0 - 100 ns)

シミュレーションのこのセクションで示すRead-after-Write動作では、FIFO2に対する無効なリセット条件を使用します。FIFO2に必要なリセット期間は32サイクルです。そのため、一部の信号では、2クロックサイクルのリセットだけでは既知の状態に戻ることができません。これが原因でFIFO2は想定どおりの動作ができなくなります。一方、FIFOでは正常なWrite-Then-Read動作が行われます。これは、FIFOで必要とされるのは、最低1クロックサイクルのリセットだけだからです。
図 35. パート1 - FIFOのRead-after-write動作

パート2 (100 - 480 ns)

シミュレーションのこのセクションで示すFIFO2動作では、有効なリセットスキームを使用し、その後にWrite-Then-Read動作を行います。32サイクルのリセット後、すべての信号が既知の状態に戻ります。また、8サイクルの待機が任意の操作の前に必要です。
図 36. パート2 - FIFO2の有効なリセットスキーム
図 37. 書き込み動作
図 37 への注記 :
  • usedw signal : 書き込み要求信号 (例えば i_wrreq ) がアサートされた後、 usedw 信号 (例えば o_usedw1 ) では、カウントが開始され、このときデータはFIFOに格納されます。FIFO2には usedw 信号が書き込み (例えば o_w_usedw2 ) と読み出し (o_r_usedw2) の両サイドにあります。書き込み usedw でのカウント開始は3サイクルの遅延後で、さらに8サイクルかけて読み出し usedw 信号が更新されます。
  • Full and empty signals : FIFOフル信号 (例えば o_full1 ) がHighにアサートされるのは、FIFOのメモリーがフルになった後です。FIFO2フル信号 (例えば o_full2 ) がHighにアサートされるのは、 o_w_usedw2 信号と同じサイクルです。これによりメモリーがフルであることが示されます。注意が必要なのは、フル信号がアサートされる3サイクル前に ready 信号はすでにLowにアサートされ、これは想定されるFIFO2のパイプライン動作であるということです。FIFO空信号 (例えば o_empty1 ) は、1クロックサイクルのレイテンシーしかなく、Lowにアサートされるのは最初のデータがメモリーに書き込まれた後です。一方、FIFO2では3サイクルの遅延を取って、その空信号 (例えば o_empty2 ) が空でなくなったことを示します。これは、 o_r_usedw2 信号が1に上昇した後です。
図 38. 読み出し動作
図 38 への注記 :
  • 読み出し動作では、FIFO o_usedw1 信号は、読み出し要求信号と同じ正のクロックエッジに反映されます。FIFO2の場合、2サイクルのレイテンシーが o_r_usedw2 信号に反映される前に観測されます。また、さらに9サイクルが o_r_usedw2 から o_w_usedw2 への伝播にかかります。
図 39. FIFOフル状態
図 39 への注記 :
  • Ready signal : 有効なリセットスキームの後、FIFO2準備完了信号 (例えば o_ready2 ) はHighにアサートされ、これにより書き込み動作の準備ができたことが示されます。
    注: FIFOにはこの信号はありません。
  • Valid signal: FIFO有効信号 (例えば o_valid2 ) では、読み出されるデータが有効であることが示されます。有効な読み出し動作の場合、 o_valid2 信号がHighにアサートされるのは、2サイクルの遅延後で、読み出し要求 (例えば i_rdreq ) 信号のアサートを伴います。
    注: FIFOにはこの信号はありません。

パート3 (480 - 700 ns)

シミュレーションのこのセクションでは、有効なリセット条件とそれに続くread-during-write動作について紹介します。リセット後、書き込み要求信号 (例えば i_wrreq ) がHighにアサートされます。数サイクル後、 i_rdreq 信号もHighにアサートされます。FIFOの場合、使用されているワード数はデータ読み出し中は維持され、これは想定される動作に従っています。この場合注意が必要なのは、FIFO2ではデータの読み出しは行われないということです。これは、 o_empty2 信号がLowにアサートされていないためで、FIFO2の有効な読み出し動作ではありません。

パート4 (700 ns以降)

シミュレーションのこのセクションでは、FIFOとFIFO2の動作の観察を異なるシナリオで行います。FIFO2 o_r_usedw2 信号でカウントダウンが2までされると、 o_empty2 信号がHighにアサートされ、内部チェックが行われます。2サイクル後、 o_empty2 信号が空でない状態に戻るのは、ステータスの検証後です。このメカニズムは、FIFO2用に特別にデザインされており、その多重パイプライン性に従っています。

レベル 2 の表題