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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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4.2.1.2. eSRAM使用モデル
eSRAMコンフィグレーションは、FPGAコンフィグレーション後はスタティックと見なされます。eSRAMのリコンフィグレーションはユーザーモードに入った後はできません。
8つのメモリーチャネルすべてに備えられたインターフェイスは、共有する3つのファブリック・セクターに対するものです。フィッターでは、どのセクターでコアロジックとインターフェイス接続するかを選択します。これは、セクターすべてが各eSRAMで使用可能ではないからです。
リファレンス・クロック (refclk) ではLVDS規格のみをサポートしています。インスタンスの割り当てを設定するときは、 refclk に対して正しい規格を使用してください。インスタンスの割り当ての設定には、 refclk に対して正しい規格を使用する必要があります。
set_instance_assignment -name IO_STANDARD LVDS -to refclk
図 28. コアロジックを備えたeSRAMインターフェイス
最大17個のアドレスビットが使用可能です。アドレスビット [10:0] は11ビットで、バンク内の2Kエントリーをターゲットにするために使用されます。アドレスビット [16:11] は6ビットで、チャネル内の特定のバンクをターゲットにするために使用されます。1つのチャネルにはバンクが42個しかないため、ターゲットにできるしきい値アドレスは [16:11] = 6'b101001(0番目のバンクに対して41番目のバンク)です。
注: eSRAMビットのリセットはユーザーモード中はできないため、リセット要件はありません。
8つの各メモリーチャネルはeSRAMを構成し、未使用のバンクをパワーダウンさせることができます。ユーザー側で、eSRAM Intel FPGA IPコア内の希望の容量を選択しなければなりません。これは、未使用のバンクのコアはデフォルトでパワーダウンされているためです。