インテル® Stratix® 10エンベデッド・メモリー ユーザーガイド

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ID 683423
日付 12/24/2018
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス 5. Stratix 10エンベデッド・メモリーのデザイン例 6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ 7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテル® Stratix 10® エンベデッド・メモリーの機能 1.2. インテル® Stratix 10® エンベデッド・メモリー容量
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コードのサポート 2.5. Force-to-Zero 2.6. コヒーレント読み出しメモリー 2.7. フリーズロジック 2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター 2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア 2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード 2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション 2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル x
2.1.1. バイト・イネーブル・コントロール 2.1.2. データバイト出力 2.1.3. バイトイネーブルの動作
2.4. メモリーブロックの誤り訂正コードのサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値表
2.6. コヒーレント読み出しメモリー x
2.6.1. ロジック転送
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード x
2.10.1. シングル・クロック・モード 2.10.2. 読み出し/書き込みクロックモード 2.10.3. 入力/出力クロックモード 2.10.4. クロッキング・モードにおける非同期/同期クリア 2.10.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.10.6. クロックモードにおける独立したクロックイネーブル
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション x
2.11.1. 混合幅ポートのコンフィグレーション
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択の考慮事項 3.2. 同時読み出し動作の考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. パワーアップ状態およびメモリー初期化の考慮事項 3.5. 消費電力の削減
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートRead-During-Writeモード
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス x
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア 4.2. eSRAM Intel FPGA IP 4.3. FIFO Intel FPGA IP 4.4. FIFO2 Intel FPGA IP
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア x
4.1.1. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.2. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.4. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.6. RAM および ROM インターフェイス信号 4.1.7. 手動によるパラメーター設定の変更
4.1.7. 手動によるパラメーター設定の変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel FPGA IP x
4.2.1. eSRAMシステムの機能 4.2.2. eSRAM Intel FPGA IPのパラメーター 4.2.3. eSRAM Intel FPGA IPのインターフェイス信号 4.2.4. eSRAM Intel FPGA IPシミュレーション・ウォークスルー 4.2.5. eSRAMタイミング図
4.2.1. eSRAMシステムの機能 x
4.2.1.1. eSRAMの仕様 4.2.1.2. eSRAM使用モデル
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPパラメーター 4.3.2. リセット手法
4.4. FIFO2 Intel FPGA IP x
4.4.1. コンフィグレーション方法 4.4.2. Fmaxターゲット測定方法 4.4.3. パフォーマンスに関する考慮事項 4.4.4. FIFO2 Intel FPGA IPの機能 4.4.5. FIFO2 Intel FPGA IPパラメーター 4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 4.4.7. リセットおよびクロックの手法
4.4.4. FIFO2 Intel FPGA IPの機能 x
4.4.4.1. FIFO2の仕様
4.4.5. FIFO2 Intel FPGA IPパラメーター x
4.4.5.1. FIFO2パラメーターの設定
4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. リセットおよびクロックの手法 x
4.4.7.1. クロックドメイン 4.4.7.2. リセット
4.4.7.2. リセット x
4.4.7.2.1. FIFO2 Intel FPGA IPリセットのガイドライン
5. Stratix 10エンベデッド・メモリーのデザイン例 x
5.1. FIFOおよびFIFO2のデザイン例
5.1. FIFOおよびFIFO2のデザイン例 x
5.1.1. デザイン例の生成 5.1.2. デザイン例のシミュレーション
5.1.2. デザイン例のシミュレーション x
5.1.2.1. シミュレーション結果
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス
5. Stratix 10エンベデッド・メモリーのデザイン例
6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ
7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴

4.1.3. RAM: 4-PORT Intel FPGA IPのパラメーター

この表はRAM: 4-PORT Intel FPGA IPコアに対するパラメーターの一覧です。
表 22.  RAM: 4-PORT Intel FPGA IPのパラメーター設定
パラメーター 選択可能な値 詳細
パラメーター設定：Widths/Blk Type
How many words of memory? — ビットワードの数を指定します。
How wide should the ‘q_b’ output bus be? — 入出力ポートの幅を指定します。
RAM block type Auto、M20K メモリーブロックのタイプを指定します。選択可能なメモリーブロックのタイプは、ターゲットデバイスによって異なります。
Set the maximum block depth to M20K: Auto、512、1024、2048 ワード内の最大ブロック深度を指定します。
パラメーター設定：Clks/Rd, Byte En
What clocking method would you like to use? Single clock 使用するクロッキング方法を指定します。

Single clock - シングルクロックおよびクロックイネーブルでは、メモリーブロックのすべてのレジスターを制御します。

Create a ‘rden_a’ and ‘rden_b’ read enable signal

 — 読み出しイネーブル信号をポートAとポートBに対して作成するかどうかを指定します。
What is the width of a byte for byte enables? M20K: 5, 8, 9, 10

バイト・イネーブル・ポートのバイト幅を指定します。データ入力ポートの幅はバイトサイズで割り切れるものにしてください。
パラメーター設定：Regs/Clkens/Aclrs
Which ports should be registered?
Input registers:
  • All write input ports
  • ‘raddress’ port
Output registers:
  • ‘q_a’ port
  • ‘q_b’ port
 On/Off 読み出しまたは書き込み入出力ポートを登録するかどうかを指定します。
Use clock enable for input and output registers. On/Off このオプションをオンにして、1つのクロックイネーブル信号を入出力レジスターに対して作成するかどうかを指定します。
Create an ‘aclr’ asynchronous clear for the output ports.
  • ‘q_a’ port
  • ‘q_b’ port
 On/Off 非同期クリアポートを出力ポートに対して作成するかどうかを指定します。
Create an ‘sclr’ synchronous clear for the output ports.
  • ‘q_a’ port
  • ‘q_b’ port
 On/Off 非同期クリアポートを出力ポートに対して作成するかどうかを指定します。
パラメーター設定：Output 1
How should the ‘q_a’ and ‘q_b’ outputs behave when reading a memory location that is being written from the other port?

The output of port A will be ‘NEW’ while the output of port B will be ‘OLD’

On/Off

Read-During-Write発生時の出力動作を指定します。
パラメーター設定：Output 2
What should the ‘q_a’ output be when reading from a memory location being written to? Don't Care

Read-During-Write発生時の出力動作を指定します。
What should the ‘q_b’ output be when reading from a memory location being written to?
パラメーター設定 : Mem Init
Do you want to specify the initial content of the memory?
  • No, leave it blank
  • Yes, use this file for the memory content data

初期メモリーコンテンツを指定します。

メモリーを初期化してゼロにするには、No, leave it blank. を選択します。

メモリー初期化ファイル (.mif) または16進数 ( Intel® 形式) ファイル(.hex) を使用するには、Yes, use this file for the memory content dataを選択します。

Initialize memory content data to XX..X on power-up in simulation On/Off —
The initial content file should conform to which port's dimension? PORT_A, PORT_B 初期コンテンツファイルをメモリー・コンテンツ・データに使用することを選択した場合は、ファイルを準拠させる必要があるポートを選択します。
Implement clock-enable circuitry for use in a partial reconfiguration region On/Off

クロックイネーブル回路を実装して、それをパーシャル・リコンフィグレーション領域で使用するかどうかを指定します。
パラメーター設定 : Performance Optimization
Enable Force-to-Zero On/Off リードイネーブル信号をディアサートする場合に、出力をゼロに設定するかどうかを指定します。

この機能を有効にすることでグルーロジックのパフォーマンスが向上するのは、選択したメモリー深度が単一のメモリーブロックよりも大きい場合です。
レベル 2 の表題