インテルのみ表示可能 — GUID: vnz1503898178142
Ixiasoft
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4.4.7.2. リセット
Fmaxを最大にするため、リセット不可能なフロップ (またはレジスター) は、未定義の初期電源およびリセット状態にあります。特定のインターフェイス信号のリセット状態が指定されていない限り、リセット不可能なフロップが電源投入時またはリセット時に特定の値にリセットされるとは仮定できません。リセットシーケンスの一環として、FIFO内部失効状態のフラッシュを、通常の動作の開始または再開の前に行う必要があります。
FIFO2 Intel FPGA IPコアでは、非同期クリアポートと同期クリアポートの両方をクロックドメインごとに公開し、ユーザー・アプリケーションでリセットの開始や終了などのリセットシーケンスがどのように機能するかを完全に制御できるようにします。 w_clk と r_clk の両方のクロックドメインのクリアイベントは同じソースから発生するため、この両方のドメインのロジックは、名目上一緒にリセットされたりリセット解除されたりされます。たとえば、ロジックのリセットは、w_clk ではなくr_clk など、1つのクロックドメインですることもできます。ただし、FIFOフィル・レベル・ステータスなど一部の信号では、正常な状態に落ち着くまでに時間がかかります。この場合、ユーザー・アプリケーションでは、これらの信号によって意図しない副作用が起こらないようにする必要があります。