インテルのみ表示可能 — GUID: vgo1440155902004
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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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3.1. メモリーブロックの選択の考慮事項
インテル® Quartus® Prime開発ソフトウェアでは、ユーザー定義メモリーのエンベデッド・メモリー・ブロック内への自動分割をデザインの速度とサイズの制約に基づいて行います。 例えば、 インテル® Quartus® Prime開発ソフトウェアでは、メモリーを複数の使用可能なメモリーブロックに分散させて、デザイン・パフォーマンスを向上させます。
メモリーの割り当てを特定のブロックサイズに対して手動で行うには、パラメーター・エディターのOn-Chip Memory IPコアを使用します。
MLABの場合、シングルポートSRAMの実装を、 インテル® Quartus® Prime開発ソフトウェアのエミュレーションで行うことができます。エミュレーションの実行により、追加で使用するロジックリソースが最小限に抑えられます。
MLABは兼用アーキテクチャーであるため、ブロック内にあるのは、データ入力レジスター、出力レジスター、および書き込みアドレスレジスターのみです。MLABでは読み出しアドレスレジスターをALMから取得します。
注:
- インテル® Stratix 10® デバイスの場合、Resource Property Editorおよびタイミング・アナライザーでは、割り当てが許可された位置がM20K_X<number>_Y<number>_N<number> であっても、M20Kブロックの位置をEC_X<number>_Y<number>_N<number> としてレポートします。Embedded Cell (EC) はM20Kブロックのサブロケーションです。
- クロック・イネーブル・ポートが接続されたAUTOメモリー・ブロック・タイプをRAM IP コアのパラメーター・エディターで選択した場合、フィッターで常に選択されるのは、MLABではなくM20Kです。