インテル® Stratix® 10エンベデッド・メモリー ユーザーガイド

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ID 683423
日付 12/24/2018
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス 5. Stratix 10エンベデッド・メモリーのデザイン例 6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ 7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテル® Stratix 10® エンベデッド・メモリーの機能 1.2. インテル® Stratix 10® エンベデッド・メモリー容量
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コードのサポート 2.5. Force-to-Zero 2.6. コヒーレント読み出しメモリー 2.7. フリーズロジック 2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター 2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア 2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード 2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション 2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル x
2.1.1. バイト・イネーブル・コントロール 2.1.2. データバイト出力 2.1.3. バイトイネーブルの動作
2.4. メモリーブロックの誤り訂正コードのサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値表
2.6. コヒーレント読み出しメモリー x
2.6.1. ロジック転送
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード x
2.10.1. シングル・クロック・モード 2.10.2. 読み出し/書き込みクロックモード 2.10.3. 入力/出力クロックモード 2.10.4. クロッキング・モードにおける非同期/同期クリア 2.10.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.10.6. クロックモードにおける独立したクロックイネーブル
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション x
2.11.1. 混合幅ポートのコンフィグレーション
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択の考慮事項 3.2. 同時読み出し動作の考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. パワーアップ状態およびメモリー初期化の考慮事項 3.5. 消費電力の削減
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートRead-During-Writeモード
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス x
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア 4.2. eSRAM Intel FPGA IP 4.3. FIFO Intel FPGA IP 4.4. FIFO2 Intel FPGA IP
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア x
4.1.1. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.2. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.4. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.6. RAM および ROM インターフェイス信号 4.1.7. 手動によるパラメーター設定の変更
4.1.7. 手動によるパラメーター設定の変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel FPGA IP x
4.2.1. eSRAMシステムの機能 4.2.2. eSRAM Intel FPGA IPのパラメーター 4.2.3. eSRAM Intel FPGA IPのインターフェイス信号 4.2.4. eSRAM Intel FPGA IPシミュレーション・ウォークスルー 4.2.5. eSRAMタイミング図
4.2.1. eSRAMシステムの機能 x
4.2.1.1. eSRAMの仕様 4.2.1.2. eSRAM使用モデル
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPパラメーター 4.3.2. リセット手法
4.4. FIFO2 Intel FPGA IP x
4.4.1. コンフィグレーション方法 4.4.2. Fmaxターゲット測定方法 4.4.3. パフォーマンスに関する考慮事項 4.4.4. FIFO2 Intel FPGA IPの機能 4.4.5. FIFO2 Intel FPGA IPパラメーター 4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 4.4.7. リセットおよびクロックの手法
4.4.4. FIFO2 Intel FPGA IPの機能 x
4.4.4.1. FIFO2の仕様
4.4.5. FIFO2 Intel FPGA IPパラメーター x
4.4.5.1. FIFO2パラメーターの設定
4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. リセットおよびクロックの手法 x
4.4.7.1. クロックドメイン 4.4.7.2. リセット
4.4.7.2. リセット x
4.4.7.2.1. FIFO2 Intel FPGA IPリセットのガイドライン
5. Stratix 10エンベデッド・メモリーのデザイン例 x
5.1. FIFOおよびFIFO2のデザイン例
5.1. FIFOおよびFIFO2のデザイン例 x
5.1.1. デザイン例の生成 5.1.2. デザイン例のシミュレーション
5.1.2. デザイン例のシミュレーション x
5.1.2.1. シミュレーション結果
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス
5. Stratix 10エンベデッド・メモリーのデザイン例
6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ
7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴

4.3.1. FIFO Intel FPGA IPパラメーター

表 31.  FIFO Intel FPGA IPパラメーターの説明この表は、FIFO Intel FPGA IPコアに対するパラメーターの一覧です。
パラメーター 選択可能な値 詳細
パラメーター設定：Widths, Clk, Synchronization
How wide should the FIFO be? — データ幅およびqポートを指定します。
How deep should the FIFO be? Note: You could enter arbritary values for width 4, 8, 16, 32, 64, 128, 256, 512, 1024, 2048, 4096, 8192, 16384, 32768, 65536, 131072 FIFOの深度を指定します。これは常に2の累乗です。
Do you want a common clock for reading and writing the FIFO?
  • Yes, synchronize both reading and writing to 'clock'. Create one set of full/empty control signals.
  • No, synchronize reading and writing to 'rdclk' and 'wrclk', respectively. Create a set of full/empty control signals for for each clock.
—
パラメーター設定：SCFIFOオプション
Would you like to disable any circuitry protection?
  • full
  • empty
  • usedw[] (number of words in FIFO). Note: You can use the MSB to generate a half full flag.
  • almost full becomes true when usedw[] is greater than or equal to
  • almost empty becomes true when usedw[] is less than
  • Asyncronous clear
  • Syncronous clear (flush the FIFO)
 On/Off —
パラメーター設定：DCFIFO 1
When you select No, synchronize reading and writing to 'rdclk' and 'wrclk', respectively. Create a set of full/empty control signals for for each clock., the following options are available:

Total latency, clock synchronization, metastability protection, area, and fmax options must be set as a group. Total latency is the sum of two write clock rising edges and the number of read clocks selected below.

Which option(s) is most important to the DCFIFO? (Read clk sync stages, metastability protection, area, fmax)

Which type of optimization do you want?

  • Lowest latency but requires synchronized clocks. 1 sync stage, no metastability protection, smallest size, good fmax.
  • Minimal setting for unsynchronized clocks. 2 sync stages, good metastability, medium size, good fmax.
  • Best metastability protection, best fmax, unsynchronized clocks. 3 or more sync stages, best metastability protection, largest size, best fmax.
On/Off 合計レイテンシー、クロック同期、メタスタビリティ保護、面積、およびfmaxを指定します。
  • Lowest latency but requires synchronized clocks - このオプションで使用するのは1つの同期ステージで、メタスタビリティ保護はなしです。最小サイズを使用し、優れた fMAX が提供されます。このオプションを選択するのは、読み出しクロックと書き込みクロックが関連クロックである場合です。
  • Minimal setting for unsynchronized clocks - このオプションで使用するのはは2つの同期ステージで、メタスタビリティ保護付きです。これには中型をサイズを使用し、優れたfMAXが提供されます。
  • Best metastability protection, best fmax, unsynchronized clocks - このオプションで使用するのは、3つ以上の同期ステージで、最良のメタスタビリティ保護付きです。これには最大サイズを使用しますが、最良の fMAXが提供されます。
More Options When you select Best metastability protection, best fmax, unsynchronized clock, the following option is available:
  • How many sync stages?
 3、4、5、6、7、8、9 同期ステージの数を指定します。
Timing Constraint
  • Generate SDC file and disable embedded timing constraint
On/Off SDCファイルを正しいタイミング制約で生成します。 エンベデッド set_false_path アサインメントは無効です。新しいタイミング制約の構成は、set_net_delay 、 set_max_skew 、 set_min_delay 、 および set_max_delay です。タイミング制約の使用方法の詳細に関しては、ユーザーガイドを参照してください。
パラメーター設定 : DCFIFO 2
When you select No, synchronize reading and writing to 'rdclk' and 'wrclk', respectively. Create a set of full/empty control signals for for each clock., the following options are available:

Which optional output control signals do you want?

usedw[] is the number of words in the FIFO.

 On/Off  
Read-side
  • full
  • empty
  • usedw[]

Note: These signals are syncronous to 'rdclk'.

  
Write-side
  • full
  • empty
  • usedw[]

Note: These signals are syncronous to 'wrclk'.

  
More Options
  • Add an extra MSB to usedw port(s). Note: You can use the MSB to generate a half-full flag.
  • Asynchronous clear
  • Add circuit to synchronize 'aclr' input with 'wrclk'
  • Add circuit to synchronize 'aclr' input with 'rdclk'
On/Off  
パラメーター設定 : Rdreq Option, Blk Type
Which kind of read access do you want with the rdreq signal?
  • Normal synchronous FIFO mode.
  • Show-ahead synchronous FIFO mode.
 FIFOがLegacyモードか、Show-aheadモードかを指定します。
  • Normal synchronous FIFO mode - データが使用可能になるのは「rdreq」がアサートされた後です。 「rdreq」は読み出し要求として機能します。
  • Show-ahead synchronous FIFO mode - データが使用可能になるのは「rdreq」がアサートされた後です。 「rdreq」は読み出し要求として機能します。注 : このモードではパフォーマンスが低下します。
What should the memory block type be
  • 自動
  • MLAB
  • M20K
  • M144K
 メモリーブロックのタイプを指定します。選択可能なメモリーブロックのタイプは、ターゲットデバイスによって異なります。
Set the maximum block depth to Auto, 32, 64, 128, 256, 512, 1024, 2048, 4096, 8192, 16384, 32768, 65536, 131072 ワード内の最大ブロック深度を指定します。
Reduce RAM usage (decreases speed and increases number of Les). Available if data width is divisible by 9. On/Off  
パラメーター設定 : Optimization, Circuitry Protection
Would you like to register the output to maximize the performance but use more area?
  • Yes (best speed)
  • No (smallest area)
 RAM出力を登録するかどうかを指定します。
Implement FIFO storage with logic cells only, even if the device contains memory blocks. On/Off FIFOストレージの実装をロジックセルのみでするかどうかを指定します。
Would you like to disable any circuitry protection (overflow checking and underflow checking)?
If not required, overflow and underflow checking can be disabled to improve performance.
  • Disable overflow checking. Writing to a full FIFO will corrupt contents.
  • Disable underflow checking. Reading from an empty FIFO will corrupt contents
On/Off オーバーフローに対する回路保護を無効にするかどうかを指定します。
Would you like to enable ECC?
  • Enable error checking and correcting (ECC)
On/Off エラーチェックおよび訂正機能を有効にするかどうかを指定します。
レベル 2 の表題