インテルのみ表示可能 — GUID: zag1503306964140
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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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4.4.2. Fmaxターゲット測定方法
指定されたFmaxターゲットの測定には次の条件を使用します。
- IPがスタンドアロン・コンポーネントとしてコンパイルされ、ラッパーの中にラップされる。
- ラッパーに備えられた1つのリセット不可フロップ層で、クロックを除くすべてのラッパー入力ポートと出力ポートを登録できる。
- ラッパーフロップ層の保持には合成属性を使用する。
(* altera_attribute = {"-name DONT_MERGE_REGISTER ON; -name PRESERVE_REGISTER ON; -name ADV_NETLIST_OPT_ALLOWED NEVER_ALLOW"} *)
- クロックを除くすべてのラッパーポートが仮想ピンとして設定される。
注: この測定は、実際のシステムへの統合時に実際のIPパフォーマンスを検証するためのものではありません。