インテルのみ表示可能 — GUID: vgo1439865066150
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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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2.5. Force-to-Zero
Force-to-Zero機能は、選択したRAMメモリーブロックが単一のメモリーブロックよりも大きい場合のタイミング改善に役立ちます。この機能の適用はM20Kブロックのみです。
たとえば、選択したRAMメモリーブロックのメモリー深度が4096の場合、M20Kブロックでは、最大メモリー深度2048のみをサポートするので、2つのRAMを多重化する必要があります。この機能を使用すると、ORゲートの多重回路による置き換えが、アドレス幅ステッチ実行時にM20Kブロックの出力で実行できます。アドレスのMSBによるリードイネーブル信号の制御はForce-to-Zeroモードで行われるので、読み出しイネーブル信号がディアサートされると、他のメモリーブロックの出力は強制的にゼロになります。これにより、データ出力の読み出しが行われるのは、選択したメモリーブロックの出力のみからです。
必要に応じて、Enable Force-to-Zero featureをRAM/ROM IPコアのパラメーター・エディターでオンにします。
注: Enable Force-to-Zero featureをオンにすると、信号をディアサートしたときに読み出しイネーブル信号には以前の値が保持されません。