インテル® Stratix® 10エンベデッド・メモリー ユーザーガイド

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ID 683423
日付 12/24/2018
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス 5. Stratix 10エンベデッド・メモリーのデザイン例 6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ 7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテル® Stratix 10® エンベデッド・メモリーの機能 1.2. インテル® Stratix 10® エンベデッド・メモリー容量
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コードのサポート 2.5. Force-to-Zero 2.6. コヒーレント読み出しメモリー 2.7. フリーズロジック 2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター 2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア 2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード 2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション 2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル x
2.1.1. バイト・イネーブル・コントロール 2.1.2. データバイト出力 2.1.3. バイトイネーブルの動作
2.4. メモリーブロックの誤り訂正コードのサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値表
2.6. コヒーレント読み出しメモリー x
2.6.1. ロジック転送
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード x
2.10.1. シングル・クロック・モード 2.10.2. 読み出し/書き込みクロックモード 2.10.3. 入力/出力クロックモード 2.10.4. クロッキング・モードにおける非同期/同期クリア 2.10.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.10.6. クロックモードにおける独立したクロックイネーブル
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション x
2.11.1. 混合幅ポートのコンフィグレーション
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択の考慮事項 3.2. 同時読み出し動作の考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. パワーアップ状態およびメモリー初期化の考慮事項 3.5. 消費電力の削減
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートRead-During-Writeモード
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス x
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア 4.2. eSRAM Intel FPGA IP 4.3. FIFO Intel FPGA IP 4.4. FIFO2 Intel FPGA IP
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア x
4.1.1. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.2. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.4. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.6. RAM および ROM インターフェイス信号 4.1.7. 手動によるパラメーター設定の変更
4.1.7. 手動によるパラメーター設定の変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel FPGA IP x
4.2.1. eSRAMシステムの機能 4.2.2. eSRAM Intel FPGA IPのパラメーター 4.2.3. eSRAM Intel FPGA IPのインターフェイス信号 4.2.4. eSRAM Intel FPGA IPシミュレーション・ウォークスルー 4.2.5. eSRAMタイミング図
4.2.1. eSRAMシステムの機能 x
4.2.1.1. eSRAMの仕様 4.2.1.2. eSRAM使用モデル
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPパラメーター 4.3.2. リセット手法
4.4. FIFO2 Intel FPGA IP x
4.4.1. コンフィグレーション方法 4.4.2. Fmaxターゲット測定方法 4.4.3. パフォーマンスに関する考慮事項 4.4.4. FIFO2 Intel FPGA IPの機能 4.4.5. FIFO2 Intel FPGA IPパラメーター 4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 4.4.7. リセットおよびクロックの手法
4.4.4. FIFO2 Intel FPGA IPの機能 x
4.4.4.1. FIFO2の仕様
4.4.5. FIFO2 Intel FPGA IPパラメーター x
4.4.5.1. FIFO2パラメーターの設定
4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. リセットおよびクロックの手法 x
4.4.7.1. クロックドメイン 4.4.7.2. リセット
4.4.7.2. リセット x
4.4.7.2.1. FIFO2 Intel FPGA IPリセットのガイドライン
5. Stratix 10エンベデッド・メモリーのデザイン例 x
5.1. FIFOおよびFIFO2のデザイン例
5.1. FIFOおよびFIFO2のデザイン例 x
5.1.1. デザイン例の生成 5.1.2. デザイン例のシミュレーション
5.1.2. デザイン例のシミュレーション x
5.1.2.1. シミュレーション結果
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス
5. Stratix 10エンベデッド・メモリーのデザイン例
6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ
7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴

4.2.2. eSRAM Intel FPGA IPのパラメーター

このパラメータを使用すると、実装したいチャンネルの選択ができます。
表 28.  eSRAM Intel FPGA IP Parameter Editor : Generalタブ
パラメーター 選択可能な値 詳細
インターフェイス
Interface
  • Enable Channel 0
  • Enable Channel 1
  • Enable Channel 2
  • Enable Channel 3
  • Enable Channel 4
  • Enable Channel 5
  • Enable Channel 6
  • Enable Channel 7
 On/Off eSRAMに対して有効にするチャネルを指定します。1つのeSRAMあたり8チャネルあります。
  • Enable Channel 0 - このオプションによってeSRAMのチャネル0が有効になります。
  • Enable Channel 1 - このオプションによってeSRAMのチャネル1が有効になります。
  • Enable Channel 2 - このオプションによってeSRAMのチャネル2が有効になります。
  • Enable Channel 3 - このオプションによってeSRAMのチャネル3が有効になります。
  • Enable Channel 4 - このオプションによってeSRAMのチャネル4が有効になります。
  • Enable Channel 5 - このオプションによってeSRAMのチャネル5が有効になります。
  • Enable Channel 6 - このオプションによってeSRAMのチャネル6が有効になります。
  • Enable Channel 7 - このオプションによってeSRAMのチャネル7が有効になります。
PLL
PLL Reference Clock Frequency — PLL基準クロック周波数の指定をeSRAM PLLに対して行います。有効範囲はどのデバイスのスピードグレードでも10 - 325 MHzです。
PLL Desired Clock Frequency — PLLの希望出力クロック周波数を指定します。これはeSRAMに対する周波数です。有効範囲は200 - 750 MHzで、お使いのデバイスのスピードグレードによって異なります。
表 29.  eSRAM Intel FPGA IPコアParameter Editor : Channelタブ
パラメーター 選択可能な値 詳細
チャネル幅と深度
How wide should the data bus be? — データバス幅を指定します。
  • Normalモード : 1から72ビット
  • ECCのみ有効 : 1から64ビット
  • ECCとECC Encoder and Decoder Bypass両方が有効 : 72ビットのみ
How many words of memory? — 42個の使用可能なバンクの内、使用するメモリーバンクの数をeSRAMチャネルごとに指定します。バンクは2048ワード単位で指定され、各2048ワードは1バンクに相当します。指定したバンク数によってユーザーが使用できるアドレス幅が決まります。使用されていないバンクでは電源がオフになっており、パラメーター設定後のアクティベートはできません。
注: 有効になっていないバンクの処理を試みると、結果のデータはランダムになり、値なしになります。
チャネル機能
Enable ECC Encoder and Decoder On/Off ECCエンコーダーおよびデコーダーを有効にします。これは、eSRAMへの書き込みおよびeSRAMからの読み出しデータの整合性の維持に役立ちます。
注: ECCエンコーダーおよびデコーダーを有効にすると、最大データバス幅が減少し、72ビットから64ビットになります。この8ビットの差は、ECCエンコーダーおよびデコーダーによって必要とされるパリティー計算に使用されます。
Enable Dynamic ECC Encoder and Decoder Bypass On/Off ユーザーがECCエンコーダーやデコーダーを動的にバイパスすることができるように、 eccencbypass または eccdecbypass をアサートします。この機能はデバッグ目的に役立ちます。
Enable Write Forwarding On/Off 書き込み転送を有効にします。これにより、eSRAM内の同じアドレスへの書き込みおよび読み出し時のデータの一貫性が保証されます。書き込み転送では、書き込みポート上に存在するデータを取り出し、読み出しポートに読み出しデータとして転送します。

書き込み転送された読み出しデータに必要な時間は、通常の読み出しと同じです。読み出しロジックではターゲットアドレスに格納されているデータは使用しませんが、それでもそのデータはアドレスに書き込まれます。
Enable Low Power Mode On/Off Low Powerモードを有効にして消費電力を削減します。そのために、すべてのeSRAMメモリーバンクをライトスリープ状態にします。バンクがアクセスのターゲットになっている場合、その起動はアクセスの1サイクル前に行われます。バンクがスリープ状態に戻るのはアクセス完了後です。

Low Powerモードではメモリーバンクの内容は変更されません。Low Powerモードの欠点の1つは、読み出しレイテンシーが増えて、10+2から11+2になることです。
レベル 2 の表題