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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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2.6.1. ロジック転送
パイプラインでは、ロジック転送を使用してデータ転送を実行し、命令サイクルを減らすことができます。
コヒーレント読み出し機能と転送ロジックを使用すると、コヒーレントにデータを読み出し、演算 (算術演算または論理演算、あるいはその両方) をデータ内容に基づいて実行し、データの書き戻しを同じメモリー位置に1クロックサイクル内ですることができます。
図 11. 簡略化コヒーレント読み出しメモリー回路を用いたロジック転送の例
図 12. M20Kブロックの出力が未登録の場合のパイプライン波形この図で示すのは、読み出しイネーブル ( rden ) 信号がHighの場合のパイプラインの波形です。
図 13. M20Kブロックの出力が登録済みの場合のパイプライン波形この図で示すのは、ライトイネーブル ( wren ) 信号がHighの場合のパイプラインの波形です。
コヒーレント読み出し機能を有効にして転送ロジックを実装すると、M20Kブロックの出力は未登録または登録済みのいずれかになります。コヒーレンシー回路のレイテンシーをM20Kブロックのハードウェア境界内で一致させるには、パイプライン・レジスターを wren パスと wraddress パスに手動で追加しなければいけない場合があります。次の表でそれについて説明します。
出力レジスター | wren および wraddress 上の追加のパイプライン・レジスター |
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未登録 | 0 |
登録済み | 1 |