インテルのみ表示可能 — GUID: vgo1440130911071
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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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2.3. 非同期クリアと同期クリア
エンベデッド・メモリー・ブロックでは、出力ラッチと出力レジスターでの非同期クリアと同期クリアをサポートしています。
RAMで出力レジスターを使用していない場合、RAM出力のクリアにはラッチ非同期クリア ( aclr ) を使用します。( aclr ) 信号の生成は常時行われます。内部ロジックによるクリアパルスの延長は、出力クロックの次の立ち上がりエッジまでです。 aclr 信号がアサートされると出力はクリアされ、次の読み出しサイクルまでクリアされたままになります。
同期クリア ( sclr ) 信号の場合、RAM出力のクリアは出力クロックの次の立ち上がりエッジで行われ、そのとき ( sclr ) 信号がアサートされます。出力は、次の読み出しサイクルまでクリアされたままになります。
注: aclr と sclr の信号はいずれも、各RAMのコンフィグレーションに対して個別に使用してください。
図 5. 登録モードでの非同期クリアと同期クリアの動作
図 6. 未登録モードでの非同期クリアと同期クリアの動作