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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア
On Chip Memory Intel FPGA IPコア | 機能 |
---|---|
RAM: 1-PORT Intel FPGA IP |
|
RAM: 2-PORT Intel FPGA IP | シンプル・デュアル・ポートRAM
|
トゥルー・デュアルポートRAM
|
|
RAM: 4-PORT Intel FPGA IP |
|
ROM: 1-PORT Intel FPGA IP |
|
ROM: 2-PORT Intel FPGA IP |
|