インテル® Stratix® 10エンベデッド・メモリー ユーザーガイド

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ID 683423
日付 12/24/2018
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス 5. Stratix 10エンベデッド・メモリーのデザイン例 6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ 7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテル® Stratix 10® エンベデッド・メモリーの機能 1.2. インテル® Stratix 10® エンベデッド・メモリー容量
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コードのサポート 2.5. Force-to-Zero 2.6. コヒーレント読み出しメモリー 2.7. フリーズロジック 2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター 2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア 2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード 2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション 2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル x
2.1.1. バイト・イネーブル・コントロール 2.1.2. データバイト出力 2.1.3. バイトイネーブルの動作
2.4. メモリーブロックの誤り訂正コードのサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値表
2.6. コヒーレント読み出しメモリー x
2.6.1. ロジック転送
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード x
2.10.1. シングル・クロック・モード 2.10.2. 読み出し/書き込みクロックモード 2.10.3. 入力/出力クロックモード 2.10.4. クロッキング・モードにおける非同期/同期クリア 2.10.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.10.6. クロックモードにおける独立したクロックイネーブル
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション x
2.11.1. 混合幅ポートのコンフィグレーション
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択の考慮事項 3.2. 同時読み出し動作の考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. パワーアップ状態およびメモリー初期化の考慮事項 3.5. 消費電力の削減
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートRead-During-Writeモード
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス x
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア 4.2. eSRAM Intel FPGA IP 4.3. FIFO Intel FPGA IP 4.4. FIFO2 Intel FPGA IP
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア x
4.1.1. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.2. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.4. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.6. RAM および ROM インターフェイス信号 4.1.7. 手動によるパラメーター設定の変更
4.1.7. 手動によるパラメーター設定の変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel FPGA IP x
4.2.1. eSRAMシステムの機能 4.2.2. eSRAM Intel FPGA IPのパラメーター 4.2.3. eSRAM Intel FPGA IPのインターフェイス信号 4.2.4. eSRAM Intel FPGA IPシミュレーション・ウォークスルー 4.2.5. eSRAMタイミング図
4.2.1. eSRAMシステムの機能 x
4.2.1.1. eSRAMの仕様 4.2.1.2. eSRAM使用モデル
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPパラメーター 4.3.2. リセット手法
4.4. FIFO2 Intel FPGA IP x
4.4.1. コンフィグレーション方法 4.4.2. Fmaxターゲット測定方法 4.4.3. パフォーマンスに関する考慮事項 4.4.4. FIFO2 Intel FPGA IPの機能 4.4.5. FIFO2 Intel FPGA IPパラメーター 4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 4.4.7. リセットおよびクロックの手法
4.4.4. FIFO2 Intel FPGA IPの機能 x
4.4.4.1. FIFO2の仕様
4.4.5. FIFO2 Intel FPGA IPパラメーター x
4.4.5.1. FIFO2パラメーターの設定
4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. リセットおよびクロックの手法 x
4.4.7.1. クロックドメイン 4.4.7.2. リセット
4.4.7.2. リセット x
4.4.7.2.1. FIFO2 Intel FPGA IPリセットのガイドライン
5. Stratix 10エンベデッド・メモリーのデザイン例 x
5.1. FIFOおよびFIFO2のデザイン例
5.1. FIFOおよびFIFO2のデザイン例 x
5.1.1. デザイン例の生成 5.1.2. デザイン例のシミュレーション
5.1.2. デザイン例のシミュレーション x
5.1.2.1. シミュレーション結果
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス
5. Stratix 10エンベデッド・メモリーのデザイン例
6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ
7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴

4.1.6. RAM および ROM インターフェイス信号

表 25.   インテル® Stratix 10® RAM および ROM Intel FPGA IP コアのインターフェイス信号
信号 入力/出力 要/不要 詳細
data_a 入力 任意 メモリーのポートAへのデータ入力。

data_a ポートはすべてのRAM動作モードに必要です。

  • SINGLE_PORT
  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
address_a 入力 要 メモリーのポートAへのアドレス入力。

address_a 信号はすべての動作モードに必要です。

address2_a 入力 要

(シンプル・クワッドポート用)

 メモリーのポートAの読み出しアドレス入力。

The address2_a 信号が必要なのは、 operation_mode パラメーターが QUAD_PORT に設定されている場合です。

wren_a 入力 任意 address_a ポートの書き込みイネーブル入力。

wren_a 信号はすべてのRAM動作モードに必要です。

  • SINGLE_PORT
  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
rden_a 入力 任意 address_a ポートの読み出しイネーブル入力。 rden_a 信号のサポートは、選択したメモリーモードとメモリーブロックに応じて提供されます。
byteena_a 入力 任意

ポートをマスクするためのバイトイネーブル入力。これにより、データの特定のバイト、ニブル、またはビットのみが書き込まれます。byteena_a ポートは次の条件ではサポートされません。

  • implement_in_les パラメーターの設定がONの場合
  • operation_mode パラメーターの設定が ROMの場合
addressstall_a 入力 任意 アドレス・クロック・イネーブル入力。addressstall_a ポートがHighの間、addressstall_aポートの以前のアドレスを保持します。
q_a 出力 要

メモリーのポートAからのデータ出力。q_a ポートが必要なのは、 operation_mode パラメーターを次のいずれかの値に設定した場合です。

  • SINGLE_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
  • ROM
q_a ポートの幅は、 data_a ポートの幅と等しいものである必要があります。
data_b 入力 任意

メモリーのポートBへのデータ入力。data_b ポートが必要なのは、 operation_mode パラメーターを BIDIR_DUAL_PORTに設定した場合です。

address_b 入力 任意

メモリーのポートBへのアドレス入力。 address_b ポートが必要なのは、 operation_mode パラメーターを次の値に設定した場合です。

  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
address2_b 入力 要

(シンプル・クワッドポート用)

メモリーのポートBのアドレス入力を読み出します。 address2_b 信号が必要なのは、 operation_mode パラメーターを QUAD_PORTに設定した場合です。

wren_b 入力 要 address_b ポートの書き込みイネーブル入力。

wren_b ポートが必要なのは、 operation_mode を BIDIR_DUAL_PORTに設定した場合です。

rden_b 入力 任意 address_b ポートの読み出しイネーブル入力。 rden_b ポートのサポートは、選択したメモリーモードとメモリーブロックに応じて提供されます。
byteena_b 入力 任意 バイトイネーブル入力。 data_b ポートをマスクすることによって、データの特定のバイト、ニブル、またはビットのみが書き込まれます。

byteena_b ポートは次の条件ではサポートされません。

  • implement_in_les parameter の設定が ONの場合
  • operation_mode parameter の設定が SINGLE_PORT、 DUAL_PORT、または ROM の場合
q_b 出力 要 メモリーのポートBからのデータ出力。 q_b ポートが必要なのは、 operation_mode を次の値のいずれかに設定した場合です。
  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT

q_b ポートの幅は、 data_b ポートの幅と等しいものである必要があります。

clock0 入力 要 次の説明は、どのメモリークロックを clock0 ポートに接続する必要があるのか、また、異なるクロッキング・モードでのポート同期についてです。
  • シングルクロック : シングル・ソース・クロックを clock0 ポートに接続します。登録済みポートはすべて、同じソースクロックで同期化されます。
  • 読み出し/書き込み : 書き込みクロックを clock0 ポートに接続します。 data_a ポート、 address_a ポート、 wren_a ポート、および byteena_a ポートなどの書き込み動作に関連する登録済みポートはすべて、書き込みクロックで同期化されます。
  • 入力/出力 : 入力クロックを clock0 ポートに接続します。登録済み入力ポートはすべて、入力クロックで同期化されます。
  • 独立クロック : ポートAクロックを clock0 ポートに接続します。ポートAの登録済み入出力ポートはすべて、ポートAクロックで同期化されます。
clock1 入力 任意 次の説明は、どのメモリークロックを clock1 ポートに接続する必要があるのか、また、異なるクロッキング・モードでのポート同期についてです。
  • シングルクロック : 該当なし。登録済みポートはすべて、 clock0で同期化されます。
  • 読み出し/書き込み : 読み出しクロックを clock1 ポートに接続します。 address_bポートや rden_b ポートなどの読み出し動作に関連する登録済みポートはすべて、読み出しクロックで同期化されます。
  • 入力/出力 : 出力クロックを clock1 ポートに接続します。登録済み出力ポートはすべて、出力クロックで同期化されます。
  • 独立クロック : ポートBクロックを clock1 ポートに接続します。ポートBの登録済み入出力ポートはすべて、ポートBクロックで同期化されます。
clocken0 入力 任意 clock0 ポートのクロックイネーブル入力。
clocken1 入力 任意 clock1 ポートのクロックイネーブル入力。
eccstatus 出力 任意 ビット幅のエラー訂正ステータスポート。メモリーから読み出されたデータに、訂正ありのシングルビットのエラー、訂正なしの致命的エラー、またはエラーなしビットが発生するかどうかを示します。

eccstatus ポートがサポートされるのは、次の条件がすべて満たされる場合です。

  • operation_mode パラメーターの設定が DUAL_PORT になっている
  • ram_block_type パラメーターの設定が M20K になっている
  • width_a および width_b パラメーターが同じ値である
  • バイトイネーブルを使用していない
eccencbypass 入力 任意 このポートがアクティブなとき、 パリティービットの挿入を eccencparity ポートによって行うことができます。アクティブでないとき、パリティービットの生成には内部のeccエンコーダーが使用されます。このポートが使用できるのは、 enable_ecc_encoder_bypassが「TRUE」に設定されている場合のみです。
eccencparity 入力 任意 eccencbypass がアクティブなとき、8ビットパリティーの挿入を eccencparity ポートによって行うことができます。このポートが使用できるのは、 enable_ecc_encoder_bypass が「TRUE」に設定されている場合のみです。
data 入力 要 メモリーへのデータ入力。dataポートが必要とされ、幅は q ポートの幅と等しいものである必要があります。
wraddress 入力 要 メモリーへの書き込みアドレス入力。
wren 入力 要 wraddress ポートの書き込みイネーブル入力。 wren ポートが必要です。
rdaddress 入力 必要 メモリーへの読み出しアドレス入力。
rden 入力 任意 rdaddress ポートの読み出しイネーブル入力。
byteena 入力 任意 バイトイネーブル入力。データポートをマスクすることによってデータ特定のバイト、ニブル、またはビットのみが書き込まれます。 インテル® Stratix 10® デバイスでのサポートが提供されるのは、 ram_block_type パラメーターの設定がMLABのときです。
wraddressstall 入力 任意 ライト・アドレス・クロック・イネーブル入力。 wraddress ポートがHighの間、 wraddressstall ポートの以前のアドレスを保持します。
rdaddressstall 入力 任意 リード・アドレス・クロック・イネーブル入力。 rdaddress ポートがHighの間、 rdaddressstallポートの以前のアドレスを保持します。
q 出力 要 メモリーからのデータ出力。
inclock 入力 要 次の説明は、どのメモリークロックを inclock ポートに接続する必要があるのか、また異なるクロックモードでのポート同期についてです。
  • シングルクロック : シングル・ソース・クロックを inclockポートと outclock ポートに接続します。登録済みポートはすべて、同じソースクロックで同期化されます。
  • 読み出し/書き込み : 書き込みクロックを inclock ポートに接続します。 data ポート、 wraddress ポート、 wren ポート、 byteena ポートなどの書き込み動作に関連する登録済みポートはすべて、書き込みクロックで同期化されます。
  • 入力/出力 : 入力クロックを inclock ポートに接続します。登録済み入力ポートはすべて、入力クロックで同期化されます。
outclock 入力 要 次の説明は、どのメモリークロックを outclockポートに接続する必要があるのか、また異なるクロックモードでのポート同期についてです。
  • シングルクロック : シングル・ソース・クロックを inclock ポートと outclock ポートに接続します。登録済みポートはすべて、同じソースクロックで同期化されます。
  • 読み出し/書き込み : 読み出しクロックを outclock ポートに接続します。 rdaddress ポートおよび rdren ポートは読み出しクロックで同期化されます。
  • 入力/出力 : 出力クロックを outclock ポートに接続します。登録済み q ポートは出力クロックで同期化されます。
inclocken 入力 任意 inclock ポートのクロックイネーブル入力。
outclocken 入力 任意 outclock ポートのクロックイネーブル入力。
aclr 入力 任意 登録済み出力ポートを非同期クリアします。非同期クリアの登録済みポートへの影響の制御は、 outdata_aclr_a や outdata_aclr_bなどの対応する非同期クリア・パラメーターを介して行うことができます。
sclr 入力 任意 出力ポートを同期クリアします。同期クリアの登録済みポートへの影響の制御は、 outdata_sclr_a and outdata_sclr_bなどの対応する同期クリア・パラメーターを介して行うことができます。
レベル 2 の表題