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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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4.2.4. eSRAM Intel FPGA IPシミュレーション・ウォークスルー
IOPLLはeSRAM Intel FPGA IPコアに含まれており、クロックドメインを駆動して動作させます。テストベンチでは、IOPLLがロックされるのを待ってからシミュレーションを開始し、eSRAMに入るクロックが常に安定していることを確認する必要があります。IOPLLがロックされるまでの間eSRAMが正常に機能しないのは、不安定なクロック周波数のためです。ハードウェアでは、テストベンチでIOPLLロック信号をチェックする必要はありません。これは、IOPLLロック信号のアサートはコンフィグレーション・ステージで、ファームウェアによって処理されるからです。IOPLLロックの待機が必要なのは、ソフトウェア・シミュレーションで実行する場合のみです。
eSRAM IPデザインの出力ポート iopll_lock2core からのLOCK信号を確認します。シミュレーションが開始できるのは、 iopll_lock2core 信号がLOWからHIGHになった後のみです。
注: シミュレーション開始前に十分な遅延 (たとえば10 us) を取って、クロックを安定させてください。これは、eSRAMのIOPLLがロックされた ( iopll_lock2core 信号がLOWからHIGHに変化した) 後に行います。