インテルのみ表示可能 — GUID: vgo1440128854154
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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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2.2. アドレス・クロック・イネーブルのサポート
インテル® Stratix 10® エンベデッド・メモリー・ブロックでは、アドレス・クロック・イネーブルをサポートしています。アドレス・クロック・イネーブル ( addressstall = 1 ) をイネーブルにすると、以前のアドレス値が保持されます。
注: シンプル・デュアルポート・モードのみでこの機能をサポートしています。
メモリーブロックのコンフィグレーションをデュアルポート・モードで行うと、各ポートはそれぞれ独自のアドレス・クロック・イネーブルが有効になります。
図 2. アドレス・クロック・イネーブルこの図で示しているのは、アドレス・クロック・イネーブルのブロック図です。
図 3. 読み出しサイクル中のアドレス・クロック・イネーブルこの図で示しているのは、読み出しサイクル中のアドレス・クロック・イネーブルの動作です。
図 4. 書き込みサイクル中のアドレス・クロック・イネーブルこの図で示しているのは、書き込みサイクル中のアドレス・クロック・イネーブルの動作です。