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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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4.2. eSRAM Intel FPGA IP
ネイティブeSRAM Intel FPGA IPコアの基本ビルディング・ブロックであるバンクは、2K x 72ビットのSRAMブロックの配列で構成されています。
42個のeSRAMバンクが結合してチャネルを形成します。
図 26. eSRAMチャネル
8つのメモリーチャネルが結合してeSRAMシステムを形成します。
図 27. eSRAMシステム