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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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4.4.3. パフォーマンスに関する考慮事項
幅の広いFIFOの実装には、ビルディング・ブロックの幅の狭いインスタンスを複数で使用するか、または幅の広いインスタンスを単一で使用します。選択は、経験的データに基づいてするか、あるいはパラメーターを通じてします。
FIFO2 Intel FPGA IPコアでは、Fmaxの優先順位はレイテンシーより高くなっています。ターゲットとするFmaxの達成のため、デザインのパイプ処理が必要に応じて行われます。次の推定パイプステージ (またはレイテンシー) をガイドラインとして使用します。
動作 | 推定パイプステージ (レイテンシー) |
---|---|
ストレージで使用可能なデータへの書き込み | 約2読み出しクロック |
書き込みポインターのバイナリーからグレーへの変換 | 約2読み出しクロック |
書き込みポインターの読み出しロジックへのクロスオーバー | 約4読み出しクロック |
書き込みポインターのグレーからバイナリーへの変換 | 約2読み出しクロック |
読み出しポインターと書き込みの比較結果 | 約2読み出しクロック |
使用可能なデータへのユーザー読み出し | 約6読み出しクロック |