インテルのみ表示可能 — GUID: jfz1501479195501
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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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4.4.4. FIFO2 Intel FPGA IPの機能
FIFO2 Intel FPGA IPコアをDCFIFOまたはSCFIFOとしてコンフィグレーションするには、FIFO2 Intel FPGA IPコアのパラメーター・エディターを使用します。FIFO2 Intel FPGA IPコアのコンフィグレーションをSCFIFOとして行う場合、関連するクロック・ドメイン・クロッシング (CDC) 構造は合成されません。
次の図で示しているのは、FIFO2 Intel FPGA IPコアの読み出しおよび書き込み動作のタイミング図です。
図 31. 書き込み保護付きでの完全な書き込み
図 32. 読み出し保護付きシングル読み出し