インテル® Stratix® 10エンベデッド・メモリー ユーザーガイド

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ID 683423
日付 12/24/2018
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス 5. Stratix 10エンベデッド・メモリーのデザイン例 6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ 7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテル® Stratix 10® エンベデッド・メモリーの機能 1.2. インテル® Stratix 10® エンベデッド・メモリー容量
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コードのサポート 2.5. Force-to-Zero 2.6. コヒーレント読み出しメモリー 2.7. フリーズロジック 2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター 2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア 2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード 2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション 2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル x
2.1.1. バイト・イネーブル・コントロール 2.1.2. データバイト出力 2.1.3. バイトイネーブルの動作
2.4. メモリーブロックの誤り訂正コードのサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値表
2.6. コヒーレント読み出しメモリー x
2.6.1. ロジック転送
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード x
2.10.1. シングル・クロック・モード 2.10.2. 読み出し/書き込みクロックモード 2.10.3. 入力/出力クロックモード 2.10.4. クロッキング・モードにおける非同期/同期クリア 2.10.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.10.6. クロックモードにおける独立したクロックイネーブル
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション x
2.11.1. 混合幅ポートのコンフィグレーション
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択の考慮事項 3.2. 同時読み出し動作の考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. パワーアップ状態およびメモリー初期化の考慮事項 3.5. 消費電力の削減
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートRead-During-Writeモード
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス x
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア 4.2. eSRAM Intel FPGA IP 4.3. FIFO Intel FPGA IP 4.4. FIFO2 Intel FPGA IP
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア x
4.1.1. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.2. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.4. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.6. RAM および ROM インターフェイス信号 4.1.7. 手動によるパラメーター設定の変更
4.1.7. 手動によるパラメーター設定の変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel FPGA IP x
4.2.1. eSRAMシステムの機能 4.2.2. eSRAM Intel FPGA IPのパラメーター 4.2.3. eSRAM Intel FPGA IPのインターフェイス信号 4.2.4. eSRAM Intel FPGA IPシミュレーション・ウォークスルー 4.2.5. eSRAMタイミング図
4.2.1. eSRAMシステムの機能 x
4.2.1.1. eSRAMの仕様 4.2.1.2. eSRAM使用モデル
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPパラメーター 4.3.2. リセット手法
4.4. FIFO2 Intel FPGA IP x
4.4.1. コンフィグレーション方法 4.4.2. Fmaxターゲット測定方法 4.4.3. パフォーマンスに関する考慮事項 4.4.4. FIFO2 Intel FPGA IPの機能 4.4.5. FIFO2 Intel FPGA IPパラメーター 4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 4.4.7. リセットおよびクロックの手法
4.4.4. FIFO2 Intel FPGA IPの機能 x
4.4.4.1. FIFO2の仕様
4.4.5. FIFO2 Intel FPGA IPパラメーター x
4.4.5.1. FIFO2パラメーターの設定
4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. リセットおよびクロックの手法 x
4.4.7.1. クロックドメイン 4.4.7.2. リセット
4.4.7.2. リセット x
4.4.7.2.1. FIFO2 Intel FPGA IPリセットのガイドライン
5. Stratix 10エンベデッド・メモリーのデザイン例 x
5.1. FIFOおよびFIFO2のデザイン例
5.1. FIFOおよびFIFO2のデザイン例 x
5.1.1. デザイン例の生成 5.1.2. デザイン例のシミュレーション
5.1.2. デザイン例のシミュレーション x
5.1.2.1. シミュレーション結果
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス
5. Stratix 10エンベデッド・メモリーのデザイン例
6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ
7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴

4.1.2. RAM: 2-PORT Intel FPGA IPのパラメーター

この表はRAM: 2-PORT Intel FPGA IPコアに対するパラメーターの一覧です。
表 21.  RAM: 2-PORT Intel FPGA IPのパラメーター設定
パラメーター 選択可能な値 詳細
パラメーター設定：General
How will you be using the dual port RAM?

Operation mode:

  • With one read port and one write port
  • With two read/write ports
 デュアルポートRAMの使用方法を指定します。
How do you want to specify the memory size?

Type:

  • As a number of words
  • As a number of bits
 メモリー容量の指定をワードとビットのどちらでするかを決定します。
パラメーター設定：Widths/Blk Type
How many words of memory? — トランシーバー数を指定します。
Use different data widths on different ports On/Off 異なるポートで異なるデータ幅を使用するかどうかを指定します。
When you select With one read port and one write port or With two read/write ports, the following options are available:
  • How wide should the ‘q_a’ output bus be?
  • How wide should the ‘data_a’ input bus be?
  • How wide should the ‘q_b’ output bus be?
— 入出力ポートの幅を指定します。
Ram block type Auto、MLAB、M20K、LCs メモリーブロックのタイプを指定します。選択可能なメモリーブロックのタイプは、ターゲットのデバイスによって異なります。
Set the maximum block depth to
  • MLAB: Auto、32
  • M20K: Auto、512、1024、2048
  • LCs: Auto
 最大ブロック深度をワードで指定します。
  • MLAB: Auto、32
  • M20K: Auto、512、1024、2048
  • LCs: Auto
How should the memory be implemented?
  • Use default logic cell style
  • Use Stratix M512 emulation logic cell style
 ロジックセルの実装方法を指定します。
  • メモリー容量を小さく速いものにするは、デフォルトのロジック・セル・スタイルを選択してください。
  • メモリーにStratix M512エミュレーション・スタイルとの互換性を持たせる場合は、Stratix M512エミュレーション・ロジック・セル・スタイルを選択します。
    注: このオプションが適用されるのは、LCのメモリータイプを選択した場合のみです。
パラメーター設定：Clks/Rd, Byte En
What clocking method would you like to use?
  • Single clock
  • Dual clock: use separate ‘input’ and ‘output’ clocks
  • Dual clock: use separate ‘read’ and ‘write’ clocks
  • No clock (fully asynchronous)
  • Customize clocks for A and B ports
 使用するクロッキング方法を指定します。
  • Single clock - シングルクロックとクロックイネーブルによってメモリーブロックのすべてのレジスターが制御されます。
  • Dual Clock: use separate ‘input’ and ‘output’ clocks - 入力クロックと出力クロックによって、メモリーブロックへのデータ入力、およびメモリーブロックからのデータ出力に関連するすべてのレジスターが制御されます。これには、データ、アドレス、バイトイネーブル、読み出しイネーブル、および書き込みイネーブルが含まれます。
  • Dual clock: use separate ‘read’ and ‘write’ clock - 書き込みクロックによってデータ入力、書き込みアドレス、および書き込みイネーブルレジスターが制御され、一方で読み出しクロックによってデータ出力、読み出しアドレス、および読み出しイネーブルレジスターが制御されます。
  • Dual clock: use separate clocks for A and B ports - クロックAによってポートA側のすべてのレジスターが制御され、クロックBによってポートB側のすべてのレジスターが制御されます。また、各ポートではそれぞれ、ポートAおよびポートBレジスターの独立したクロックイネーブルをサポートします。
  • No clock (fully asynchronous)—
  • Customize clocks for A and B ports—
When you select With two read/write ports and Customize clocks for A and B ports clocking method, the following option is available:

Emulate TDP dual clock mode

— TDPデュアル・クロック・モードをエミュレートするかどうかを指定します。ポートAへのクロック接続は低速クロックでなければなりません。ポートBへのクロック接続は高速クロックでなければなりません。
When you select With one read port and one write port, the following option is available:

Create a ‘rden’ read enable signal

— 読み出しイネーブル信号をポートBに対して作成するかどうかを指定します。
When you select With two read/write ports, the following option is available:

Create a ‘rden_a’ and ‘rden_b’ read enable signals

読み出しイネーブル信号をポートAとポートBに対して作成するかどうかを指定します。
Create byte enable for port A — バイトイネーブルをポートAとBに対して作成するかどうかを指定します。入力データをマスクする場合はこのオプションをオンにして、特定のバイト、ニブル、またはデータのビットだけが書き込まれるようにします。

バイトイネーブルをポートAとポートBに対して有効にするには、データ幅比率は、RAM: 1-PORTとRAM: 2-PORT Intel® FPGA IPコアに対して1または2にする必要があります。

バイトイネーブルをポートBに対して作成するオプションが使用可能なのは、With two read/write portsオプションを選択した場合のみです。

Create byte enable for port A —

What is the width of a byte for byte enables?

  • MLAB: 5 or 10
  • Other memory block types: 8 or 9
  • M20K: 8, 9, or 10
 バイトイネーブルのバイト幅を指定します。

このオプションが使用可能なのは、 Create byte enable for port Aおよび/またはCreate byte enable for port Bを選択した場合のみです。

Enable Error Correction Check (ECC) On/Off ECC機能を有効にするかどうかを指定します。ECC機能では、シングル・ビット・エラー、ダブル隣接ビットエラーの訂正と、メモリーの出力でのトリプル隣接ビットエラーの検出を行います。
Enable ECC Pipeline Registers On/Off 非ECCモードと同じパフォーマンスを達成するために、出力デコーダーの前にECCパイプライン・レジスターを有効にするかどうかを指定します。有効にすると1サイクルのレイテンシーが犠牲になります。
Enable ECC Encoder Bypass On/Off ECCエンコーダー・バイパス機能を有効にするかどうかを指定します。この機能では、パリティービットのメモリーへの選択的挿入をccencparityポートを介して行うことができます。
Enable Coherent Read On/Off コヒーレント・メモリー読み出しを使用してコヒーレント読み出し機能を有効にするかどうかを指定します。この機能により、現在のメモリーコンテンツを読み出し、その内容に基づいた動作を実行し、同じ場所に同じサイクルで書き戻すことができます。
パラメーター設定：Regs/Clkens/Aclrs
Which ports should be registered?

When you select With one read port and one write port, the following options are available:

  • All write input ports
  • raddress port
  • q_b port

When you select With two read/write ports, the following options are available:

  • All write input ports
  • raddress port
  • q_a port
  • q_b port
 On/Off 読み出しまたは書き込み入力ポートおよび出力ポートを登録するかどうかを指定します。

Clock Enables

When you select With one read port and one write port, the following option is available:

  • Use different clock enables for registers
  • Use clock enable for write input registers
  • Use clock enable for read input registers
  • Use clock enable for output registers

When you select With two read /write ports, the following options are available:

  • Use different clock enables for registers
  • Use clock enable for port A input registers
  • Use clock enable for port A output registers
  • Use clock enable for port B input registers
  • Use clock enable for port B output registers
On/Off クロックイネーブルを読み出しおよび書き込みレジスターに対して作成するかどうかを指定します。

Addressstalls

When you select With one read port and one write port, the following option is available:

  • Create a ‘addressstall_a’ input port.
 On/Off クロックイネーブルをアドレスレジスターに対して作成するかどうかを指定します。これらのポートを作成して、アドレスレジスターに対する追加のアクティブLowクロックイネーブル入力として機能させます。

Aclr Options

When you select With one read port and one write port, the following option is available:

  • q_b port

When you select With two read /write ports, the following options are available:

  • q_a port
  • q_b port
 On/Off 非同期クリアポートを登録済みポートに対して作成するかどうかを指定します。「q_a」および「q_b」ポートのクリアをaclrポートによって行うかどうかを指定します。

Sclr Options

When you select With one read port and one write port, the following option is available:

  • q_b port

When you select With two read /write ports, the following options are available:

  • q_a port
  • q_b port
 On/Off 同期クリアポートを登録済みポートに対して作成するかどうかを指定します。「q_a」および「q_b」ポートのクリアをaclrポートによって行うかどうかを指定します。
パラメーター設定：Output 1 （このタブが使用可能なのは、読み出しポート1つと書き込みポート1つを選択した場合のみです。）

How should the q_a and q_b outputs behave when reading a memory location that is being written from the other port?
  • New Data
  • Old memory contents appear
  • I do not care（the outputs will be undefined）

Read-During-Write発生時の出力動作を指定します。

  • New Data - 新しいデータは、データが書き込まれたのと同じクロックサイクルの立ち上がりエッジで使用可能です。
  • Old memory contents appear - RAM出力による古いデータの反映は、そのアドレスで、書き込み動作の処理前に行われます。
  • I do not care - このオプションをオンにすると、次のメモリー・ブロック・タイプのうちどれを選択するかによって異なる機能を持ちます。
    • メモリー・ブロック・タイプをAuto、 M20K、またはその他のブロックRAMに設定すると、 RAMの出力は、Read-During-Write動作に対して「don't care」 または「unknown」の値になり、タイミングパスの解析は行われません。
    • メモリー・ブロック・タイプをMLAB (LUTRAMの場合) に設定すると、RAMの出力は、Read-During-Write動作に対して「don't care」 または「unknown」の値になりますが、タイミングパスの解析が行われ、メタスタビリティが防止されます。
Do not analyze the timing between write and read operation. Metastability issues are prevented by never writing and reading at the same address at the same time. On/Off このオプションをオンにするのは、RAMの出力をRead-During-Write動作に対して「don't care」 または「unknown」の値にし、タイミングパスの解析を行わない場合です。このオプションが使用可能なのはLUTRAMの場合のみで、有効になるのはメモリー・ブロック・タイプをMLABに設定したときです。
パラメーター設定：Output 2 (このタブが使用可能なのは2つの読み出しポートと書き込みポートを選択した場合のみです。)
What should the ‘q_a’ output be when reading from a memory location being written to?
  • New Data
  • Old Data

Read-During-Write発生時の出力動作を指定します。

  • New Data - 新しいデータは、データが書き込まれたのと同じクロックサイクルの立ち上がりエッジで使用可能です。
  • Old Data - RAM出力による古いデータの反映は、そのアドレスで、書き込み動作の処理前に行われます。
What should the ‘q_b’ output be when reading from a memory location being written to?
Get x’s for write masked bytes instead of old data when byte enable is used On/Off このオプションをオンにすると、マスクされたバイトで「X」が取得できます。
パラメーター設定 : Mem Init
Do you want to specify the initial content of the memory?
  • No, leave it blank
  • Yes, use this file for the memory content data

メモリーの初期内容を指定します。

メモリーを初期化してゼロにするには、No, leave it blank. を選択します。

メモリー初期化ファイル (.mif) または16進数 (Intel形式) ファイル(.hex) を使用するには、Yes, use this file for the memory content dataを選択します。

Initialize memory content data to XX..X on power-up in simulation On/Off —
The initial content file should conform to which port's dimension? PORT_A, PORT_B 初期コンテンツファイルをメモリー・コンテンツ・データに使用することを選択した場合は、ファイルを準拠させる必要があるポートを選択します。
Implement clock-enable circuitry for use in a partial reconfiguration region On/Off

クロックイネーブル回路を実装して、それをパーシャル・リコンフィグレーション領域で使用するかどうかを指定します。クロックイネーブル回路を実装して、パーシャル・リコンフィグレーション領域で使用します。
パラメーター設定 : Performance Optimization
Enable Force to Zero On/Off 読み出しイネーブル信号をディアサートする場合に、出力をゼロに設定するかどうかを指定します。

この機能を有効にすることでグルーロジックのパフォーマンスが向上するのは、選択したメモリー深度が単一のメモリーブロックよりも大きい場合です。
レベル 2 の表題