インテル® Stratix® 10エンベデッド・メモリー ユーザーガイド

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ID 683423
日付 12/24/2018
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス 5. Stratix 10エンベデッド・メモリーのデザイン例 6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ 7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテル® Stratix 10® エンベデッド・メモリーの機能 1.2. インテル® Stratix 10® エンベデッド・メモリー容量
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コードのサポート 2.5. Force-to-Zero 2.6. コヒーレント読み出しメモリー 2.7. フリーズロジック 2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター 2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア 2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード 2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション 2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル x
2.1.1. バイト・イネーブル・コントロール 2.1.2. データバイト出力 2.1.3. バイトイネーブルの動作
2.4. メモリーブロックの誤り訂正コードのサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値表
2.6. コヒーレント読み出しメモリー x
2.6.1. ロジック転送
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード x
2.10.1. シングル・クロック・モード 2.10.2. 読み出し/書き込みクロックモード 2.10.3. 入力/出力クロックモード 2.10.4. クロッキング・モードにおける非同期/同期クリア 2.10.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.10.6. クロックモードにおける独立したクロックイネーブル
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション x
2.11.1. 混合幅ポートのコンフィグレーション
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択の考慮事項 3.2. 同時読み出し動作の考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. パワーアップ状態およびメモリー初期化の考慮事項 3.5. 消費電力の削減
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートRead-During-Writeモード
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス x
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア 4.2. eSRAM Intel FPGA IP 4.3. FIFO Intel FPGA IP 4.4. FIFO2 Intel FPGA IP
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア x
4.1.1. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.2. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.4. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.6. RAM および ROM インターフェイス信号 4.1.7. 手動によるパラメーター設定の変更
4.1.7. 手動によるパラメーター設定の変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel FPGA IP x
4.2.1. eSRAMシステムの機能 4.2.2. eSRAM Intel FPGA IPのパラメーター 4.2.3. eSRAM Intel FPGA IPのインターフェイス信号 4.2.4. eSRAM Intel FPGA IPシミュレーション・ウォークスルー 4.2.5. eSRAMタイミング図
4.2.1. eSRAMシステムの機能 x
4.2.1.1. eSRAMの仕様 4.2.1.2. eSRAM使用モデル
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPパラメーター 4.3.2. リセット手法
4.4. FIFO2 Intel FPGA IP x
4.4.1. コンフィグレーション方法 4.4.2. Fmaxターゲット測定方法 4.4.3. パフォーマンスに関する考慮事項 4.4.4. FIFO2 Intel FPGA IPの機能 4.4.5. FIFO2 Intel FPGA IPパラメーター 4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 4.4.7. リセットおよびクロックの手法
4.4.4. FIFO2 Intel FPGA IPの機能 x
4.4.4.1. FIFO2の仕様
4.4.5. FIFO2 Intel FPGA IPパラメーター x
4.4.5.1. FIFO2パラメーターの設定
4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. リセットおよびクロックの手法 x
4.4.7.1. クロックドメイン 4.4.7.2. リセット
4.4.7.2. リセット x
4.4.7.2.1. FIFO2 Intel FPGA IPリセットのガイドライン
5. Stratix 10エンベデッド・メモリーのデザイン例 x
5.1. FIFOおよびFIFO2のデザイン例
5.1. FIFOおよびFIFO2のデザイン例 x
5.1.1. デザイン例の生成 5.1.2. デザイン例のシミュレーション
5.1.2. デザイン例のシミュレーション x
5.1.2.1. シミュレーション結果
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス
5. Stratix 10エンベデッド・メモリーのデザイン例
6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ
7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴

3.3.2. 混合ポートRead-During-Writeモード

混合ポートRead-During-Writeモードが適用されるのは、シンプル・デュアルポートRAMモードです。 2つのポートで実行される読み出しおよび書き込み動作は、同じメモリーアドレスで同じクロックを使用します（一方のポートでアドレスからの読み出し、他方のポートでアドレスへ書き込みます）。
表 16.  混合ポートRead-During-WriteモードでのRAMの出力モード
出力モード メモリータイプ 詳細
New Data MLAB

異なるポートへのRead-During-Write動作により、MLABの登録済み出力ではNew Dataが反映されます。これは、次の立ち上がりエッジで、データがMLABメモリーに書き込まれた後に行われます。

このモードが使用可能なのは、出力が登録済みの場合のみです。
Old Data M20K、MLAB

異なるポートへのRead-During-Write動作により、RAM出力では、特定のアドレスにあるOld Dataの値が反映されます。

MLABでは、このモードが使用可能なのは出力が登録済みの場合のみです。
Don't Care M20K、MLAB

RAMではDon't CareまたはUnknown値を出力します。

  • M20Kの場合、 インテル® Quartus® Prime開発ソフトウェアでは、書き込み動作と読み出し動作間のタイミング解析は行いません。
  • MLABの場合、デフォルトで インテル® Quartus® Prime開発ソフトウェアでは、書き込み動作と読み出し動作間のタイミング解析は行いません。この動作を有効にするには次の動作を行います。
    • Do not analyze the timing between write and read operation. Metastability issues are prevented by never writing and reading at the same address at the same timeオプションをエンベデッド・メモリーIPコア・パラメーター・エディターでオフにします。

    または

    • MLAB Add Timing Constraints For Mixed-Port Feed-Through Mode Setting Don't CareオプションをAdvanced Fitter Settingでオンにします。
注: M20Kのトゥルー・デュアルポート動作では、新しいデータ値の取得を混合ポートRead-During-Writeモードのシミュレーション中にすることになります。出力モードをDon't Careに設定すると、シミュレーション値ではそれをジャンク値として扱う必要があります。
New_a_old_b M20K このモードが適用されるのは、M20Kのシンプル・クワッドポートのみです。異なるポートへのRead-During-Write動作により、RAM出力では、ポートAの新しいデータとポートBの古いデータが反映されます。
表 17.  混合ポートRead-During-Write出力動作この表は、混合ポートRead-During-Writeモードの出力動作の一覧と説明です。これらの動作が適用されるのはMLABブロックのみです。
RAM: 2-PORT Intel® FPGA IP Settings 出力動作
パラメーター イネーブルド・パラメーター・オプション altera_syncramパラメーター

(read_during_write_mode_mixed_ ports)

Read-During-Write時の出力データ MLAB Atom (Chip Plannerで表示)
Mixed Port Read-During-Write for Single Input Clock RAM

How should the q_a and q_b outputs behave when reading a memory location that is being written from the other port?

 Old Data old_data Old data 4 New Data
New Data new_data New Data New Data
Don't Care dont_care New Data Don't Care
  • Don't Care
  • Do not analyze the timing between write and read operation. Metastability issues are prevented by never writing and reading at the same address at the same time.
dont_care New Data Don't Care
図 22. 混合ポートRead-During-Write : New Dataモード次の図で表している機能波形例は、New Dataモードの混合ポートRead-During-Write動作のものです。


図 23. 混合ポートRead-During-Write : Old Dataモード次の図で表している機能波形例は、Old Dataモードの混合ポートRead-During-Write動作のものです。


図 24. 混合ポートRead-During-Write : Don't Careモード次の図で表している機能波形例は、Don't Careモードの混合ポートRead-During-Write動作のものです。この動作が適用されるのはM20Kブロックのみです。


図 25. 混合ポートRead-During-Writeモード : New_a_old_bモード次の図で表している機能波形例は、New_a_old_bモードの混合ポートRead-During-Write動作のものです。
4 Old data is achieved through external soft logic as the MLAB blocks only natively supports new data.
レベル 2 の表題