インテルのみ表示可能 — GUID: vbb1534748640032
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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
インテル® Stratix® 10デバイスの場合、M20Kブロックには、ユーザーモードに入った後にアドレスレジスターをクリアするためのフリーズレジスター ( frzreg ) がハードウェアにありません。これにより、有効なアドレスを送信する前に、ハードウェアのアドレス値が確定的でなくなります。したがって、シミュレーション・モデルではアドレスレジスターは初期化されて「X」になっています。
下の図の波形で表している動作は、アドレスレジスター値のものです。アドレスレジスターは「X」に初期化され、登録済み出力を持つシンプル・デュアルポートRAM用になっています。
図 18. 登録済み出力タイミングを持つシンプル・デュアルポートRAMの図