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2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コードのサポート
2.5. Force-to-Zero
2.6. コヒーレント読み出しメモリー
2.7. フリーズロジック
2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター
2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション
2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
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2.4.2. ECCのパリティーフリップ
ECCのパリティーフリップ機能により、M20Kブロックのエンコーダーで生成されたパリティー値を動的に反転し、ECCの動作をシミュレーションで観察します。
ECC Encoder Bypass (eccencbypass) ポートがHighの場合、組み込みECCエンコーダーの値は、パリティーポートを介して8パリティービットでXOR演算され、新しいエンコーダー値のセットが生成されます。ECC Encoder BypassポートがLowの場合、エンコーダーによるパリティービットの生成は、書き込みプロセス時のデータ入力に基づき行われます。
次の表は、パリティーポートに8ビットのデータ幅を構築する例を示しています。
パリティービットのシーケンス | ECC機能 | ECCデコーダーによるデータビットの認識および訂正の可否 |
---|---|---|
00000001 | シングルエラー訂正 | 可能 |
00000011 | ダブル隣接エラー訂正 | 可能 |
00000111 | トリプル隣接エラー訂正 | 可能 |
00000101 | トリプル隣接エラー訂正 | 可能 |
00010011 | 非隣接のダブル/トリプル訂正/検出 | 保証なし |