インテル® Stratix® 10エンベデッド・メモリー ユーザーガイド

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ID 683423
日付 12/24/2018
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス 5. Stratix 10エンベデッド・メモリーのデザイン例 6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ 7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテル® Stratix 10® エンベデッド・メモリーの機能 1.2. インテル® Stratix 10® エンベデッド・メモリー容量
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コードのサポート 2.5. Force-to-Zero 2.6. コヒーレント読み出しメモリー 2.7. フリーズロジック 2.8. トゥルー・デュアル・ポート・デュアル・クロック・エミュレーター 2.9. インテル® Stratix 10® でサポートされているエンベデッド・メモリーIPコア 2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード 2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション 2.12. 読み出しアドレスレジスターおよび書き込みアドレスレジスターの初期値
2.1. インテル® Stratix 10® エンベデッド・メモリー・ブロックにおけるバイトイネーブル x
2.1.1. バイト・イネーブル・コントロール 2.1.2. データバイト出力 2.1.3. バイトイネーブルの動作
2.4. メモリーブロックの誤り訂正コードのサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値表
2.6. コヒーレント読み出しメモリー x
2.6.1. ロジック転送
2.10. インテル® Stratix 10® エンベデッド・メモリーのクロッキング・モード x
2.10.1. シングル・クロック・モード 2.10.2. 読み出し/書き込みクロックモード 2.10.3. 入力/出力クロックモード 2.10.4. クロッキング・モードにおける非同期/同期クリア 2.10.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.10.6. クロックモードにおける独立したクロックイネーブル
2.11. インテル® Stratix 10® エンベデッド・メモリーのコンフィグレーション x
2.11.1. 混合幅ポートのコンフィグレーション
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択の考慮事項 3.2. 同時読み出し動作の考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. パワーアップ状態およびメモリー初期化の考慮事項 3.5. 消費電力の削減
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートRead-During-Writeモード
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス x
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア 4.2. eSRAM Intel FPGA IP 4.3. FIFO Intel FPGA IP 4.4. FIFO2 Intel FPGA IP
4.1. On Chip Memory RAMおよびROM Intel FPGA IPコア x
4.1.1. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.2. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.4. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.6. RAM および ROM インターフェイス信号 4.1.7. 手動によるパラメーター設定の変更
4.1.7. 手動によるパラメーター設定の変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel FPGA IP x
4.2.1. eSRAMシステムの機能 4.2.2. eSRAM Intel FPGA IPのパラメーター 4.2.3. eSRAM Intel FPGA IPのインターフェイス信号 4.2.4. eSRAM Intel FPGA IPシミュレーション・ウォークスルー 4.2.5. eSRAMタイミング図
4.2.1. eSRAMシステムの機能 x
4.2.1.1. eSRAMの仕様 4.2.1.2. eSRAM使用モデル
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPパラメーター 4.3.2. リセット手法
4.4. FIFO2 Intel FPGA IP x
4.4.1. コンフィグレーション方法 4.4.2. Fmaxターゲット測定方法 4.4.3. パフォーマンスに関する考慮事項 4.4.4. FIFO2 Intel FPGA IPの機能 4.4.5. FIFO2 Intel FPGA IPパラメーター 4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 4.4.7. リセットおよびクロックの手法
4.4.4. FIFO2 Intel FPGA IPの機能 x
4.4.4.1. FIFO2の仕様
4.4.5. FIFO2 Intel FPGA IPパラメーター x
4.4.5.1. FIFO2パラメーターの設定
4.4.6. FIFO2 Intel FPGA IPインターフェイス信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. リセットおよびクロックの手法 x
4.4.7.1. クロックドメイン 4.4.7.2. リセット
4.4.7.2. リセット x
4.4.7.2.1. FIFO2 Intel FPGA IPリセットのガイドライン
5. Stratix 10エンベデッド・メモリーのデザイン例 x
5.1. FIFOおよびFIFO2のデザイン例
5.1. FIFOおよびFIFO2のデザイン例 x
5.1.1. デザイン例の生成 5.1.2. デザイン例のシミュレーション
5.1.2. デザイン例のシミュレーション x
5.1.2.1. シミュレーション結果
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Stratix 10® エンベデッド・メモリーIPコアのリファレンス
5. Stratix 10エンベデッド・メモリーのデザイン例
6. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド・アーカイブ
7. インテル® Stratix® 10 エンベデッド・メモリー ユーザーガイド改訂履歴

4.4.5.1. FIFO2パラメーターの設定

表 36.  FIFO2パラメーターの説明
パラメーター 詳細
DATAWIDTH FIFO Write and Read Data Width.

ユーザー幅の細分度はRAMブロックタイプに応じて次のようになります。

  • M20K-32n; このとき n = 1 to 128
  • M20K-20n; このとき n = 1 to 205

これにより、最大4096ビット幅が可能になります。これは種々のアプリケーションにとって十分です。

未使用のビット (たとえば、情報を何も運んでいないビット) はすべて固定する必要があります。たとえば、ユーザーデータ幅が20ビットでM20K RAMブロックを使用している場合、12個の未使用ビットが固定されることになります。

デフォルト値は n に対して1です。

SCFIFO_MODE SCFIFO Mode.

FIFOをSCFIFOモードで動作させるかどうかを指定します。このモードでは、書き込みクロックドメインと読み出しクロックドメインの間のクロック・クロッシング・ロジック構造は削除されます。

  • 1 - SCFIFOモード
  • 0 (デフォルト) - DCFIFOモード
RAM_BLK_TYPE RAM Block Type.

メインFIFOストレージとして使用するエンベデッドRAMブロックを指定します。

  • 「M20K」 (デフォルト) - M20Kを使用
  • 「MLAB」 - MLABを使用
USE_ACLR_PORT Use Asynchronous Clear Port.

IPの非同期リセットポート ( w_aclr および r_aclr など) を有効にするかどうかを指定します。

  • 1 - ポートはIPを非同期リセットするために使用されます。
  • 0 (デフォルト) - ポートは使用されず効果はありません。
WRPTR_GRY_SYNC_CHAIN_LEN Write Gray-Code Pointer Synchronizer Chain Length.

Write Gray-Code Pointerの r_clk ドメインへの同期に使用するフロップステージの数を指定します。

  • 3 (デフォルト) - 3ステージ・シンクロナイザーを使用
  • 4 (デフォルト) - 4ステージ・シンクロナイザーを使用
RDPTR_GRY_SYNC_CHAIN_LEN Read Gray-Code Pointer Synchronizer Chain Length.

Read Gray-Code Pointerの w_clk ドメインへの同期に使用するフロップステージの数を指定します。

  • 3 (デフォルト) - 3ステージ・シンクロナイザーを使用
  • 4 (デフォルト) - 4ステージ・シンクロナイザーを使用
RAM_WRPTR_DUPLICATE RAM Write Address Duplication.

RAM Write Addressと関連ロジック (適切な場合) をRAMブロックごとに複製するかどうかを指定します。

  • 1 - RAMブロックごとの保存/複製を有効にします。これによりFmaxが増加し、リソースが犠牲になる可能性があります。
  • 0 (デフォルト) - RAMブロックごとの保存/複製を有効にしないでください。どのレジスターを複製するかをアサインメントによって決定します。
RAM_RDPTR_DUPLICATE RAM Read Address Duplication.

RAM Write Addressと関連ロジック (適切な場合) をRAMブロックごとに複製するかどうかを指定します。

  • 1 - RAMブロックごとの保存/複製を有効にします。これによりFmaxが増加し、リソースが犠牲になる可能性があります。
  • 0 (デフォルト) - RAMブロックごとの保存/複製を有効にしないでください。どのレジスターを複製するかをアサインメントによって決定します。
レベル 2 の表題