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5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係
5.2. Type 0コンフィグレーション・スペース・レジスター
5.3. Type 1コンフィグレーション・スペース・レジスター
5.4. PCI Express機能構造
5.5. Intel定義のVSECレジスター
5.6. CvPレジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明
5.8. Avalon-MMルートポートのプログラミング・モデル
5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター
5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター
5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター
5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター
5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター
5.7.1.3. PCI Express Mailbox Registers
5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル
5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター
5.7.1.6. Avalon-MM Mailbox Registers
5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
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ハードIPには、PHY/MACレイヤーとDLLレイヤーの間のインターフェイスにクロック・ドメイン・クロッシング(CDC)シンクロナイザーが含まれています。このシンクロナイザーを使用することで、データリンクおよびトランザクション層がPHY/MACから独立した周波数で動作可能となります。このCDCシンクロナイザーは、ユーザー・クロック・インターフェイスに向けてより多くの柔軟性を提供します。指定するパラメーターに応じて、コアが適切なcoreclkout_hipを選択します。これらのパラメーターを使用すると、レイテンシーの最適化に向けた高い周波数での動作や省電力を目的とした低い周波数での動作が選択可能となり、パフォーマンスを向上させることができます。
PCI Expressの基本仕様に準拠するには、トランシーバーに直接接続される100 MHzのリファレンス・クロックを提供する必要があります。
便宜上、125 MHzの入力リファレンス・クロックをTX PLLへの入力として使用することも可能です。