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5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係
5.2. Type 0コンフィグレーション・スペース・レジスター
5.3. Type 1コンフィグレーション・スペース・レジスター
5.4. PCI Express機能構造
5.5. Intel定義のVSECレジスター
5.6. CvPレジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明
5.8. Avalon-MMルートポートのプログラミング・モデル
5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター
5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター
5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター
5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター
5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター
5.7.1.3. PCI Express Mailbox Registers
5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル
5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター
5.7.1.6. Avalon-MM Mailbox Registers
5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
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2. PCI Express用Avalon-MM Arria VハードIPスタートガイド
PCI Express用Avalon-MMArria VハードIPは、 <install_dir>/ip/altera/altera_pcie/altera_pcie-<dev>_hip_avmm/example_designsディレクトリーからダウンロード可能です。この例では、Gen1 x4エンドポイントのep_g1x4.qsysを使用しています。
このデザイン例には、次のコンポーネントが含まれています。
- PCI Express用Avalon‑MMArria VハードIPのIPコア
- オンチップ・メモリー
- DMAコントローラー
- トランシーバー・リコンフィグレーション・コントローラー
- Avalon-MMパイプライン・ブリッジ
図 4. Qsysにより生成されたエンドポイント
このデザイン例は、Avalon-MM側い配置されたオンチップ・メモリー・バッファーとルート・コンプレックス側に配置されたPCI Expressメモリー・バッファー間でデータを転送します。このデータ転送は、Root Complexプロセッサーで動作するPCI Expressソフトウェア・アプリケーションによってプログラミングされたDMAコンポーネントを使用します。
このデザイン例には、トランシーバーの定を動的に再設定できるトランシーバー・リコンフィギュレーション・コントローラーも含まれています。このコンポーネントは、高性能なトランシーバーの設計に必要となります。
注: このスタートガイドの章には、シミュレーションと合成に使用するすべてのファイルの作成方法が記載されていますが、ここで使用されるデザイン例はハードウェアへのデザイン例のダウンロードに必要となるすべてのファイルを生成するものではありません。Arria V FPGA開発キットにデザインをダウンロードするために必要なすべてのファイルを含むデザインについては、AN456 PCI Express High Performance Reference Designを参照してください。