4.6.2. ハードIPステータス拡張

PCIeソリューションに向けた Arria V Avalon-MMインターフェイス: ユーザーガイド

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ID 683773

日付 5/21/2017

バージョン 15.1

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4.6.2. ハードIPステータス拡張

表 28. ハードIPステータス拡張信号このオプションのバスは、以下の内容を含むトップレベルのバリアントのデバッグに役立つ信号を追加します。

最も重要なネイティブAvalon-ST RX信号

Configuration Space信号

BAR

ECCエラー

`pld_clk`が使用中であることを示す信号
信号		説明
`pld_clk_inuse`	出力	アサートされると、ハードIPトランザクション層がそのクロックとして`pld_clk`を使用しており、アプリケーション層で動作する準備ができていることを示します。確実な動作のためには、 `pld_clk_inuse`がアサートされるまでアプリケーション層をリセット状態で保持します。
`pme_to_sr`	出力	パワー・マネジメント・ターンオフ・ステータス・レジスターです。 Root Port—この信号は、Root Portが`pme_turn_off`承認メッセージを受信する際、1クロックサイクル間アサートされます。 Endpoint—この信号は、EndpointがRoot Portから`PME_turn_off`メッセージを受信する際、1サイクル間アサートされます。
`rx_st_bar[7:0]`	出力	TLPのデコードされたBARビットです。`MRd`、`MWr`、`IOWR`、および`IORD` TLPに有効です。コンプリーションTLPまたはメッセージTLPには無視されます。essage TLPs. `rx_st_sop`がアサートあれるサイクルの間有効です。 Endopointに対して、次のエンコーディングが定義されています。 Bit 0: BAR 0 Bit 1: BAR 1 Bit 2: Bar 2 Bit 3: Bar 3 Bit 4: Bar 4 Bit 5: Bar 5 Bit 6: 予約済み Bit 7: 予約済み Root Portに対して、次のエンコーディングが定義されています。 Bit 0: BAR 0 Bit 1: BAR 1 Bit 2: プライマリー・バス番号 Bit 3: セカンダリー・バス番号 Bit 4: 従属バス番号ウィンドウへのセカンダリー・バス番号 Bit 5: I/Oウィンドウ Bit 6: プリフェッチ不可のウィンドウ Bit 7: プリフェッチ可能なウィンドウ
`rx_st_data[<n>-1:0]`	出力	受信データバスです。最初のペイロードDWORDの位置は、TLPアドレスがqwordに揃っているかどうかによって異なります。メッセージTLPのマッピングは、4-DWORDヘッダーを持つLPのマッピングと同じです。
`rx_st_eop`	出力	rx_st_valid がアサートされる場合、これがTLPの最後のサイクルであることを示します。
`rx_st_err`	出力	内部RXバッファーにECCエラーが存在することを示します。ECCがイネーブルされている場合、アクティブとなります。ECCは、 Quartus® Primeアセンブラーによって自動でイネーブルされます。ECCはシングルビット・エラーを訂正し、バイト単位でダブルビット・エラーを検出します。訂正不可能なECCエラーが検出されると、`rx_st_valid`がアサートされている間に`rx_st_err`が少なくとも1サイクル間アサートされます。インテルでは訂正不可能なダブルビットECCエラーが検出された場合、PCI Express用Arria VArria VハードIPをリセットすることを推奨しています。
`rx_st_sop`	出力	rx_st_valid がアサートされる場合、これがTLPの最初のサイクルであることを示します。
`rx_st_valid`	出力	アプリケーション層に`rx_st_data`をクロックします。`rx_st_ready`ディアサーションの2クロック以内にディアサートし、さらに多くのデータが送信可能な場合は`rx_st_ready`アサーションの2クロック以内に再度アサートします。
`serr_out`	出力	System Error: この信号は、適切なイネーブルビットがルート制御レジスターおよびデバイス制御レジスターにアサートされていると仮定して、検出された各システムエラーを報告するルートポート・デザインにのみ適用されます。この信号をイネーブルすると、システムエラー発生時に1クロックサイクル間`serr_out`がアサートされます。システムエラーについては、PCI Express Base Specification 2.1 or 3.0 のルート制御レジスターに記載されています。
`tl_cfg_add[3:0]`	出力	更新されたレジスターのアドレスです。この信号は、 tl_cfg_ctl にドライブされているコンフィグレーション・スペース・レジスターの情報を示すインデックスです。
`tl_cfg_ctl[31:0]`	出力	`tl_cfg_ctl`信号は多重化されており、コンフィグレーションス・ペース・レジスターの内容を含みます。インデックス化は、`tl_cfg_ctl`のMultiplexed Configuration Register Information Availableにて定義されています。
`tl_cfg_sts[52:0]`	出力	コンフィグレーション・ステータス・ビットです。この情報は、`pld_clk`サイクル毎に更新されます。次の表は、このステータスビットの詳細な説明を提供します。
`tx_st_ready`	出力	トランザクション層が送信用のデータを受け入れる準備ができていることを示します。コアは、データ・ストリームを調整するために、この信号をディアサートします。リセット中に`tx_st_ready`をアサートすることも可能です。アプリケーション層は、Avalon-ST TXインターフェイスでパケットを発行する前に、リセットが解除されてから少なくとも2クロックサイクル待機する必要があります。`reset_status`信号は、いつIPコアがリセットから抜け出るのかをモニターするために使用することも可能です。トランザクション層によりサイクル<n>`tx_st_ready` でアサートされる場合、 `<n + readyLatency>` はレディ・サイクルとなり、その間アプリケーション層は`tx_st_valid`をアサートし、データを転送することが可能です。 `tx_st_ready`、`tx_st_valid`、および`tx_st_data`がレジスター化されている(一般的なケースの)場合、インテルはタイミング・クロージャーを容易にするために2サイクルの`readyLatency`を推奨しています。ただし、1サイクルの`readyLatency`も使用可能です。readが有効なレイテンシーに追加される遅延が存在しない場合、結果の遅延は2つの`readyLatency`に相当します。

表 29. tl_cfg_stsとコンフィグレーション・スペース・レジスター間のマッピング
tl_cfg_sts	コンフィグレーション・スペース・レジスター	説明
[52:49]	Device Status Register[3:0]	次のエラーを記録します。 Bit 3: サポートされていない要求が検出されました Bit 2: 致命的なエラーが検出されました Bit 1: 致命的でないエラーが検出されました Bit 0: 訂正可能なエラーが検出されました
[48]	Slot Status Register[8]	データリンク層の状態が変更されました
`[47]`	Slot Status Register[4]	コマンドが完了しました。(ホットプラグ・コントローラーがコマンドを完了しました。) 注: ルートポートに対しては、パラメーター・エディターの Use Slot Power Registerをオンにしてスロット・レジスターをイネーブルします。イネーブル後、スロット制御レジスターのCommand Completed Interrupt Enableビットへのアクセスは、Read/Writeのままとなります。このビットは、1b'0と固定する必要があります。このビットは書き込まないでください。
[46:31]	Link Status Register[15:0]	次のリンクステータス情報を記録します。 Bit 15: リンク自律帯域幅ステータス Bit 14: リンク帯域幅管理ステータス Bit 13: データリンク層リンクアクティブ Bit 12: スロット・クロック・コンフィグレーション Bit 11: リンク・トレーニング Bit 10: 未定義 Bits[9:4]: ネゴシエーションされたリンク幅 Bits[3:0] リンク速度
[30]	Link Status 2 Register[0]	現在のデエンファシス・レベル
[29:25]	Status Register[15:11]	次の5つの主要なコマンド・ステータス・エラーを記録します。 Bit 15: 検出されたパリティーエラー Bit 14: シグナルされたシステムエラー Bit 13: 受信されたマスターアボート Bit 12: 受信されたターゲットアボート Bit 11: ターゲットのアボートを通知します
[24]	Secondary Status Register[8]	マスターデータ・パリティーエラー
[23:6]	Root Status Register[17:0]	次のPMEステータス情報を記録します。 Bit 17: PMEペンディング Bit 16: PMEステータス Bits[15:0]: PME request ID[15:0]
[5:1]	Secondary Status Register[15:11]	次の5つの2次的なコマンド・ステータス・エラーを記録します。 Bit 15: 検出されたパリティーエラー Bit 14: 受信されたシステムエラー Bit 13: 受信されたマスターアボート Bit 12: 受信されたターゲットアボート Bit 11: ターゲットのアボートを通知します
[0]	Secondary Status Register[8]	マスターデータ・パリティーエラー