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5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係
5.2. Type 0コンフィグレーション・スペース・レジスター
5.3. Type 1コンフィグレーション・スペース・レジスター
5.4. PCI Express機能構造
5.5. Intel定義のVSECレジスター
5.6. CvPレジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明
5.8. Avalon-MMルートポートのプログラミング・モデル
5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター
5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター
5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター
5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター
5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター
5.7.1.3. PCI Express Mailbox Registers
5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル
5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター
5.7.1.6. Avalon-MM Mailbox Registers
5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
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1.5. コンフィグレーション
PCI Express用のAvalon-MM Arria VハードIPには、次のレイヤーで構成されたPCI Expressスタックの完全なハードIP実装が含まれています。
- Physical (PHY)には、次が含まれます。
- フィジカル・メディア・アタッチメント (PMA)
- フィジカル・コーディング・サブレイヤー (PSC)
- メディア・アクセス・コントロール(MAC)
- データ・リンク・レイヤー(DL)
- トランザクション・レイヤー(TL)
エンドポイントとしてコンフィグレーションされる場合、Avalon-MMを使用するPCI Express用のArria V ハードIPは、メモリーのリードおよびライト・リクエスト、そしてデータを持つコンプリーションとデータを持たないコンプリーションをサポートします。
図 2. 単一のルートポートとエンドポイントを持つPCI Expressアプリケーション次の図は、Arria V FPGA間のPCI Expressリンクを示しています。1つはルートポートとしてコンフィグレーションされており、もう1つはエンドポイントとしてコンフィグレーションされています。
図 3. プロトコルを介したコンフィグレーションを使用するPCI ExpressアプリケーションこのArria Vデザインには、次のコンポーネントが含まれています。
- 1つのエンドポイントが含まれる2番目のFPGAへと直接接続するルートポート
- PCIeスイッチに接続する2つのエンドポイント
- PCI Expressリンクを使用してCvPを実装するホストCPUは、スイッチを介して接続します。PCI Expressを介したコンフィグレーションについては次のリンクを参照してください。