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5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係
5.2. Type 0コンフィグレーション・スペース・レジスター
5.3. Type 1コンフィグレーション・スペース・レジスター
5.4. PCI Express機能構造
5.5. Intel定義のVSECレジスター
5.6. CvPレジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明
5.8. Avalon-MMルートポートのプログラミング・モデル
5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター
5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター
5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター
5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター
5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター
5.7.1.3. PCI Express Mailbox Registers
5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル
5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター
5.7.1.6. Avalon-MM Mailbox Registers
5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
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4.2. クロック信号
信号 |
入力/出力 |
説明 |
---|---|---|
refclk | 入力 |
IPコアのリファレンス・クロックです。パラメーター・エディターでSystem Settingsの見出しで指定された周波数に設定する必要があります。これは、専用REFCLKピンへのフリーランニング入力クロックです。 デザインが次の基準を満たしている場合、
refclkをTransceiver Reconfiguration Controllerのmgmt_clk_clk信号と追加のトランシーバーPHYに接続する必要があります。これ以外にも、FPGAの同じ側に2個以上のTransceiver Reconfiguration Controllerがデザインに含まれている場合、すべてがmgmt_clk_clk信号を共有する必要があります。 |
coreclkout | 出力 |
これは、データリンクおよびトランザクション層で使用される固定周波数クロックです。PCI Expressのリンク帯域幅の制約を満たすために、このクロックはリセットとクロックの章のリンク幅、データレート、アプリケーション層のインターフェイス幅のすべての組み合わせに向けたアプリケーション層のクロック周波数にリスト表示された最小周波数要件を満たしています。 |
関連情報