インテルのみ表示可能 — GUID: nik1410564880717
Ixiasoft
5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係
5.2. Type 0コンフィグレーション・スペース・レジスター
5.3. Type 1コンフィグレーション・スペース・レジスター
5.4. PCI Express機能構造
5.5. Intel定義のVSECレジスター
5.6. CvPレジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明
5.8. Avalon-MMルートポートのプログラミング・モデル
5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター
5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター
5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター
5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター
5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター
5.7.1.3. PCI Express Mailbox Registers
5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル
5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター
5.7.1.6. Avalon-MM Mailbox Registers
5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
インテルのみ表示可能 — GUID: nik1410564880717
Ixiasoft
4.6.3.1. Arria VデバイスにおけるハードIPの物理レイアウト
Arria Vデバイスには、PCI Express IPコア用の1つまたは2つのハードIPが含まれています。次の図は、PCIe IPコア、トランシーバー・バンク、およびチャネルの配置を示しています。左下のIPコアには、CvP機能が含まれ、その他のハードIPブロックにはCvP機能は含まれていないことに注意してください。
トランシーバー・チャネルは、6つのグループで配置されています。GXデバイスの場合、デバイス左下に位置する6個のチャネルはGXB_L0、そして次のグループはGXB_L1というように名付けられています。デバイス右側に位置するチャネルは、GXB_R0、GXB_R1、というように名付けられています。 Intelデバイス用ピンアウト・ファイルで指定されているように、デバイス左側のPCI Express用ハードIPは、デバイス左側の適切なチャネルに接続してください。
図 16. Arria® V GXおよびGTデバイスにおけるArria Vトランシーバー・バンクとPCI Express用ハードIPのIPコアの位置
図 17. Arria® V SXおよびSTデバイスにおけるArria Vトランシーバー・バンクとPCI Express用ハードIPのIPコアの位置
x1、x2、x4、x8のバリアントのチャネル使用率は次のとおりです。
バリアント | データ | CMUクロック |
---|---|---|
x1、1インスタンス | GXB_L0のチャネル0 | GXB_L0のチャネル1 |
x1、2インスタンス | GXB_L0のチャネル0、GXB_R0のチャネル0 | GXB_L0のチャネル1、GXB_R0のチャネル1 |
x2、1インスタンス | GXB_L0のチャネル1~2 | GXB_L0のチャネル4 |
x2、2インスタンス | GXB_L0のチャネル1~2、GXB_R0のチャネル1~2 | GXB_L0のチャネル4、GXB_R0のチャネル4 |
x4、1インスタンス | GXB_L0のチャネル0~3 | GXB_L0のチャネル4 |
x4、2インスタンス | GXB_L0のチャネル0~3、GXB_R0のチャネル0~3 | GXB_L0のチャネル4、GXB_R0のチャネル4 |
x8、1インスタンス | GXB_L0のチャネル0~3と5、GXB_L1のチャネル0~2 | GXB_L0のチャネル4 |