PCIeソリューションに向けた Arria V Avalon-MMインターフェイス: ユーザーガイド

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ID 683773
日付 5/21/2017
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ドキュメント目次
ドキュメント目次 x
1. データシート 2. PCI Express用Avalon-MM Arria VハードIPスタートガイド 3. パラメータの設定 4. インターフェイスおよび信号の説明 5. レジスター 6. エンドポイントの割り込み 7. エラー処理 8. デザインの実装 9. 追加機能 10. トランシーバーPHY IPリコンフィグレーション 11. デバッグ A. PCI Expressに関するFAQ B. レーンの初期化とリバーサル C. 改訂履歴
1. データシート x
1.1. PCIe用Avalon-MMインターフェイス データシート 1.2. 機能特性 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. コンフィグレーション 1.6. デザイン例 1.7. IPコアの検証 1.8. パフォーマンスおよびリソース使用率 1.9. 推奨スピードグレード 1.10. PCI Expressに向けたデザインの作成
1.7. IPコアの検証 x
1.7.1. 互換性の試験環境
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド x
2.1. Qsysの実行 2.2. デザイン例の生成 2.3. ゲート・レベル・シミュレーションを実行する 2.4. Single Dwordデザインのシミュレーション 2.5. チャネル配置のガイドライ ンを理解する 2.6. シンセシス・ファイルの生成 2.7. Quartus® Prime開発ソフトウェアでデザインをコンパイルする 2.8. デバイスのプログラミング
3. パラメータの設定 x
3.1. Avalon-MMのシステム設定 3.2. ベース・アドレス・レジスター(BAR)の設定 3.3. 3.4. デバイスのケイパビリティー 3.5. エラーレポート 3.6. Link Capabilities 3.7. MSIおよびMSI-X Capabilities 3.8. パワー・マネジメント 3.9. Avalonメモリー・マップド・システムの設定
4. インターフェイスおよび信号の説明 x
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス 4.2. クロック信号 4.3. リセット信号 4.4. ハードIPステータス 4.5. Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへの割り込み 4.6. 物理層インターフェイス信号
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス x
4.1.1. 32ビットの非バーストAvalon-MM Control Register Access (CRA)スレーブ信号 4.1.2. バーストおよび非バースト Avalon® -MMモジュール信号 4.1.3. 64ビットおよび128ビットのバーストTX Avalon-MMスレーブ信号
4.6. 物理層インターフェイス信号 x
4.6.1. トランシーバーのリコンフィグレーション 4.6.2. ハードIPステータス拡張 4.6.3. シリアル・インターフェイス信号 4.6.4. PIPEインターフェイス信号 4.6.5. テスト信号
4.6.2. ハードIPステータス拡張 x
4.6.2.1. コンフィグレーション・スペース・レジスターのアクセス 4.6.2.2. コンフィグレーション・スペース・レジスター・アクセスのタイミング
4.6.3. シリアル・インターフェイス信号 x
4.6.3.1. Arria VデバイスにおけるハードIPの物理レイアウト 4.6.3.2. Arria Vデバイスのチャネル配置
5. レジスター x
5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係 5.2. Type 0コンフィグレーション・スペース・レジスター 5.3. Type 1コンフィグレーション・スペース・レジスター 5.4. PCI Express機能構造 5.5. Intel定義のVSECレジスター 5.6. CvPレジスター 5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 5.8. Avalon-MMルートポートのプログラミング・モデル 5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター 5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター 5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター 5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 x
5.7.1. Avalon-MM to PCI Express割り込みレジスター
5.7.1. Avalon-MM to PCI Express割り込みレジスター x
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター 5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター 5.7.1.3. PCI Express Mailbox Registers 5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル 5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター 5.7.1.6. Avalon-MM Mailbox Registers 5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
5.8. Avalon-MMルートポートのプログラミング・モデル x
5.8.1. 書き込みTLPの送信 5.8.2. 読み出しTLPの送信またはノンポステッド・コンプリーションTLPの受信 5.8.3. CRAインターフェイスを使用するBAR0の読み出しおよび書き込み例 5.8.4. ルートポートへのPCI ExpressからAvalon-MMの割り込みステータス・レジスターおよびイネーブル・レジスター 5.8.5. ルートポートTLPデータレジスター
6. エンドポイントの割り込み x
6.1. MSI割り込みおよびレガシー割り込みのイネーブル 6.2. Avalon-MM割り込みの生成 6.3. 複数のMSI/MSI-Xサポートを備えたAvalon-MMインターフェイスを使用したエンドポイント向け割り込み
7. エラー処理 x
7.1. 物理層のエラー 7.2. データリンク層のエラー 7.3. トランザクション層のエラー 7.4. エラー・レポーティングとデータ・ポイズニング 7.5. 訂正不可能なエラー・ステータス・ビットと訂正可能なエラー・ステータス・ビット
8. デザインの実装 x
8.1. Assignment Editorを使用したアナログQSFアサインメントの作成 8.2. ピン・アサインメントの作成 8.3. リンク・トレーニングに関する問題の回避に向けて推奨されるリセットシーケンス
9. 追加機能 x
9.1. プロトコルを介したコンフィグレーション(CvP) 9.2. Autonomousモード 9.3. ECRC
9.2. Autonomousモード x
9.2.1. Autonomousモードのイネーブル 9.2.2. CvP初期化のイネーブル
9.3. ECRC x
9.3.1. RXパス上のECRC 9.3.2. TXパス上のECRC
10. トランシーバーPHY IPリコンフィグレーション x
10.1. トランシーバー・リコンフィグレーション・コントローラーIPコアの接続 10.2. CvPを使用したデザインにおけるTransceiver Reconfiguration Controllerの接続
11. デバッグ x
11.1. ハードウェア立ち上げに関する問題 11.2. リンク・トレーニング 11.3. サードパーティー製PCIeアナライザーの使用 11.4. BIOS列挙の問題
C. 改訂履歴 x
C.1. PCIe* PCI Expressソリューションに向けた インテル® Arria® 10 Avalon® Avalon-MMインターフェイス・ソリューション ユーザーガイド 改訂履歴
1. データシート
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド
3. パラメータの設定
4. インターフェイスおよび信号の説明
5. レジスター
6. エンドポイントの割り込み
7. エラー処理
8. デザインの実装
9. 追加機能
10. トランシーバーPHY IPリコンフィグレーション
11. デバッグ
A. PCI Expressに関するFAQ
B. レーンの初期化とリバーサル
C. 改訂履歴

4.1.2. バーストおよび非バースト Avalon® -MMモジュール信号

Avalon® -MMマスターモジュールは、 PCIe* リンクから受信した読み出しおよび書き込みTLPを接続されているスレーブに向けて Avalon® -MMトランザクションに変換します。最大6個の Avalon® -MMマスター・インターフェイスをイネーブルすることができます。6個あるベース・アドレス・レジスター(BAR)の1つが各マスター・インターフェイスのベースアドレスを定義します。 このモジュールは、ホスト・ソフトウェアを含む他の PCIe* コンポーネントがPlatform Designerで接続された Avalon® -MMスレーブにアクセスすることを可能にします。

BARには次の制限が適用されます。

  • 32ビットアドレスの場合、BAR2はシングルdwordアクセスとバースティングをサポートします。64ビットアドレスの場合、BAR2とBAR3はシングルdwordアクセスとバースティングをサポートします。
  • BAR3(32ビットマスターとして使用する場合)、BAR4、およびBAR5はシングルdwordアクセスのみをサポートします。
表 19.  バーストAvalon-MMマスター・インターフェイス信号 <n> = 0、1、2、3、4、あるいは5となります。

信号名

入力/出力

説明
RxmWrite_<n>_o

出力

Avalon-MMスレーブへの書き込みを要求するためにコアによってアサートされます。
RxmAddress_<n>_o[<w>-1:0]

出力

アクセスされているAvalon-MMスレーブのアドレスです。
RxmWriteData__<n>_o[<w>-1:0]

出力

スレーブに書き込まれているRXデータです。全機能IPコアに向けた<w>は、64あるいは128です。completer-only IPに向けた<w> は、32です。

RxmByteEnable_<n>_o[<w>-1:0]

出力

Dwordは書き込みデータを有効にします。
RXMBurstCount_<n>_o[6 or 5:0]

出力

qword単位で計測されるRXライトあるいはリード要求のバーストカウントです。この幅は、要求することのできる最大データを示します。バースト内の最大データは、512バイトです。このオプションの信号は、Enable burst capabilities for RXM BAR2 ports.をオンにしている場合、BAR2に対してのみ使用可能です。

RXMWaitRequest_<n>_i

入力

データ転送を保持するために外部Avalon-MMスレーブによってアサートされます。
RXMRead_<n>_o

出力

読み込みを要求するためにコアによってアサートされます。
RXMReadData_<n>_o[<w>-1:0]

入力

リード要求に応答してAvalon-MMスレーブから返されるデータを読み出します。このデータは、TXインターフェイスを介してIPコアに送信されます。全機能IPコアに向けた<w>は、64または128です。completer-only IPコアに向けた<w> は、32です。

RXMReadDataValid_<n>_i

入力

読み込まれたデータが有効であることを示すためにシステム・インターコネクト・ファブリックによってアサートされます。
RxmIrq_i[<m>:0], <m>< 16

入力

割り込みを Avalon® -MMインターフェイスに接続します。この信号は、CRAポートがイネーブルされている場合、 Avalon® -MMに対してのみ利用可能です。立ち上がりエッジは、MSI割り込みをトリガーします。ハードIPコアは、このイベントをMSI割り込みに変換し、ルートポートへ送信します。ホストは、割り込みベクトルを取り出すためにInterrupt Statusレジスターを読み出します。ホスト・ソフトウェアは割り込みをサービスし、完了時にターゲットに知らせます。

最大で16個の個別の割り込み信号(<m>≤15)が使用可能です。RxmIrq_i[<m>:0]がすべての割り込み入力がディアサートされることなく連続したサイクルでアサートされる場合、後続の割り込みに対してMSIメッセージは送信されません。割り込みの損失を回避するには、ソフトウェアは受信した各MSIメッセージに対してすべての割り込みソースがクリアーされていることを確認する必要があります。

表 20.  非バーストAvalon-MMマスター・インターフェイス信号 <n> = 0、1、2、3、4、あるいは5となります。

信号名

入力/出力

説明
RxmWrite_<n>_o

出力

Avalon-MMスレーブへの書き込みを要求するためにコアによってアサートされます。
RxmAddress_<n>_o[<w>-1:0]

出力

アクセスされているAvalon-MMスレーブのアドレスです。
RxmWriteData__<n>_o[<w>-1:0]

出力

スレーブに書き込まれているRXデータです。全機能IPコアに向けた<w>は、64あるいは128です。completer-only IPに向けた<w> は、32です。

RxmByteEnable_<n>_o[<w>-1:0]

出力

Dwordは書き込みデータを有効にします。
RXMWaitRequest_<n>_i

入力

データ転送を保持するために外部Avalon-MMスレーブによってアサートされます。
RXMRead_<n>_o

出力

読み込みを要求するためにコアによってアサートされます。
RXMReadData_<n>_o[<w>-1:0]

入力

リード要求に応答してAvalon-MMスレーブから返されるデータを読み出します。このデータは、TXインターフェイスを介してIPコアに送信されます。全機能IPコアに向けた<w>は、64または128です。completer-only IPコアに向けた<w> は、32です。

RXMReadDataValid_<n>_i

入力

読み込まれたデータが有効であることを示すためにシステム・インターコネクト・ファブリックによってアサートされます。
RxmIrq_i[<m>:0], <m>< 16

入力

割り込みを Avalon® -MMインターフェイスに接続します。この信号は、CRAポートがイネーブルされている場合、 Avalon® -MMに対してのみ利用可能です。立ち上がりエッジは、MSI割り込みをトリガーします。ハードIPコアは、このイベントをMSI割り込みに変換し、ルートポートへ送信します。ホストは、割り込みベクトルを取り出すためにInterrupt Statusレジスターを読み出します。ホスト・ソフトウェアは割り込みをサービスし、完了時にターゲットに知らせます。

最大で16個の個別の割り込み信号(<m>≤15)が使用可能です。RxmIrq_i[<m>:0]がすべての割り込み入力がディアサートされることなく連続したサイクルでアサートされる場合、後続の割り込みに対してMSIメッセージは送信されません。割り込みの損失を回避するには、ソフトウェアは受信した各MSIメッセージに対してすべての割り込みソースがクリアーされていることを確認する必要があります。

次の図は、RXマスターポートによるアプリケーション層への要求の伝播、および同時読み出し/書き込み動作もを示しています。

図 9. 同時RXM読み出しおよびRXM書き込み
レベル 2 の表題