PCIeソリューションに向けた Arria V Avalon-MMインターフェイス: ユーザーガイド

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ID 683773
日付 5/21/2017
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ドキュメント目次
ドキュメント目次 x
1. データシート 2. PCI Express用Avalon-MM Arria VハードIPスタートガイド 3. パラメータの設定 4. インターフェイスおよび信号の説明 5. レジスター 6. エンドポイントの割り込み 7. エラー処理 8. デザインの実装 9. 追加機能 10. トランシーバーPHY IPリコンフィグレーション 11. デバッグ A. PCI Expressに関するFAQ B. レーンの初期化とリバーサル C. 改訂履歴
1. データシート x
1.1. PCIe用Avalon-MMインターフェイス データシート 1.2. 機能特性 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. コンフィグレーション 1.6. デザイン例 1.7. IPコアの検証 1.8. パフォーマンスおよびリソース使用率 1.9. 推奨スピードグレード 1.10. PCI Expressに向けたデザインの作成
1.7. IPコアの検証 x
1.7.1. 互換性の試験環境
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド x
2.1. Qsysの実行 2.2. デザイン例の生成 2.3. ゲート・レベル・シミュレーションを実行する 2.4. Single Dwordデザインのシミュレーション 2.5. チャネル配置のガイドライ ンを理解する 2.6. シンセシス・ファイルの生成 2.7. Quartus® Prime開発ソフトウェアでデザインをコンパイルする 2.8. デバイスのプログラミング
3. パラメータの設定 x
3.1. Avalon-MMのシステム設定 3.2. ベース・アドレス・レジスター(BAR)の設定 3.3. 3.4. デバイスのケイパビリティー 3.5. エラーレポート 3.6. Link Capabilities 3.7. MSIおよびMSI-X Capabilities 3.8. パワー・マネジメント 3.9. Avalonメモリー・マップド・システムの設定
4. インターフェイスおよび信号の説明 x
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス 4.2. クロック信号 4.3. リセット信号 4.4. ハードIPステータス 4.5. Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへの割り込み 4.6. 物理層インターフェイス信号
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス x
4.1.1. 32ビットの非バーストAvalon-MM Control Register Access (CRA)スレーブ信号 4.1.2. バーストおよび非バースト Avalon® -MMモジュール信号 4.1.3. 64ビットおよび128ビットのバーストTX Avalon-MMスレーブ信号
4.6. 物理層インターフェイス信号 x
4.6.1. トランシーバーのリコンフィグレーション 4.6.2. ハードIPステータス拡張 4.6.3. シリアル・インターフェイス信号 4.6.4. PIPEインターフェイス信号 4.6.5. テスト信号
4.6.2. ハードIPステータス拡張 x
4.6.2.1. コンフィグレーション・スペース・レジスターのアクセス 4.6.2.2. コンフィグレーション・スペース・レジスター・アクセスのタイミング
4.6.3. シリアル・インターフェイス信号 x
4.6.3.1. Arria VデバイスにおけるハードIPの物理レイアウト 4.6.3.2. Arria Vデバイスのチャネル配置
5. レジスター x
5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係 5.2. Type 0コンフィグレーション・スペース・レジスター 5.3. Type 1コンフィグレーション・スペース・レジスター 5.4. PCI Express機能構造 5.5. Intel定義のVSECレジスター 5.6. CvPレジスター 5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 5.8. Avalon-MMルートポートのプログラミング・モデル 5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター 5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター 5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター 5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 x
5.7.1. Avalon-MM to PCI Express割り込みレジスター
5.7.1. Avalon-MM to PCI Express割り込みレジスター x
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター 5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター 5.7.1.3. PCI Express Mailbox Registers 5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル 5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター 5.7.1.6. Avalon-MM Mailbox Registers 5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
5.8. Avalon-MMルートポートのプログラミング・モデル x
5.8.1. 書き込みTLPの送信 5.8.2. 読み出しTLPの送信またはノンポステッド・コンプリーションTLPの受信 5.8.3. CRAインターフェイスを使用するBAR0の読み出しおよび書き込み例 5.8.4. ルートポートへのPCI ExpressからAvalon-MMの割り込みステータス・レジスターおよびイネーブル・レジスター 5.8.5. ルートポートTLPデータレジスター
6. エンドポイントの割り込み x
6.1. MSI割り込みおよびレガシー割り込みのイネーブル 6.2. Avalon-MM割り込みの生成 6.3. 複数のMSI/MSI-Xサポートを備えたAvalon-MMインターフェイスを使用したエンドポイント向け割り込み
7. エラー処理 x
7.1. 物理層のエラー 7.2. データリンク層のエラー 7.3. トランザクション層のエラー 7.4. エラー・レポーティングとデータ・ポイズニング 7.5. 訂正不可能なエラー・ステータス・ビットと訂正可能なエラー・ステータス・ビット
8. デザインの実装 x
8.1. Assignment Editorを使用したアナログQSFアサインメントの作成 8.2. ピン・アサインメントの作成 8.3. リンク・トレーニングに関する問題の回避に向けて推奨されるリセットシーケンス
9. 追加機能 x
9.1. プロトコルを介したコンフィグレーション(CvP) 9.2. Autonomousモード 9.3. ECRC
9.2. Autonomousモード x
9.2.1. Autonomousモードのイネーブル 9.2.2. CvP初期化のイネーブル
9.3. ECRC x
9.3.1. RXパス上のECRC 9.3.2. TXパス上のECRC
10. トランシーバーPHY IPリコンフィグレーション x
10.1. トランシーバー・リコンフィグレーション・コントローラーIPコアの接続 10.2. CvPを使用したデザインにおけるTransceiver Reconfiguration Controllerの接続
11. デバッグ x
11.1. ハードウェア立ち上げに関する問題 11.2. リンク・トレーニング 11.3. サードパーティー製PCIeアナライザーの使用 11.4. BIOS列挙の問題
C. 改訂履歴 x
C.1. PCIe* PCI Expressソリューションに向けた インテル® Arria® 10 Avalon® Avalon-MMインターフェイス・ソリューション ユーザーガイド 改訂履歴
1. データシート
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド
3. パラメータの設定
4. インターフェイスおよび信号の説明
5. レジスター
6. エンドポイントの割り込み
7. エラー処理
8. デザインの実装
9. 追加機能
10. トランシーバーPHY IPリコンフィグレーション
11. デバッグ
A. PCI Expressに関するFAQ
B. レーンの初期化とリバーサル
C. 改訂履歴

4.5. Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへの割り込み

アプリケーション層のロジックは、MSI(MemWr)TLPを構築し、TXスレーブ(TXS)インターフェイスを使用して送信する必要があります。複数のMSI/MSI-Xをサポートするデザインの場合、次の信号を使用してください。MSI TLPを使用しているデザインでは、コントロール・レジスター・アクセス(CRA)インターフェイスを使用してMSIケーパビリティ・レジスターを読み取ります。このMSI情報は、アドレス・オフセットの14'h3C24、14'h3C28、14'h3C54、および14'h3C5Cに存在します。Bus Master Enableビットは、アドレス14h'3C00に存在します。

表 25.  Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへエクスポートされる割り込み信号次の表は、パラメーター・エディターのAvalon-MM System Settingsの下に位置するEnable multiple MSI/MSI-X supportをオンにした場合の、IPコアのエクスポートされた割り込み信号を示しています。

信号

入力/出力

説明
MsiIntfc_o[81:0]

出力

このバスは、次のMSIアドレス、データ、およびイネーブル信号を提供します。

  • MsiIntfc_o[81]: マスターイネーブル
  • MsiIntfc_o[80}: MSIイネーブル
  • MsiIntfc_o[79:64]: MSIデータ
  • MsiIntfc_o[63:0]: MSIアドレス
MsiControl_o[15:0]

出力

PCI Local Bus Specification, Rev. 3.0のセクション6.8.1.3「Message Control for MSI」で定義されるMSIのシステム・ソフトウェア・コントロールに向けて提供します。次のフィールドが定義されています。

  • MsiControl_o[15:9]: 予約済み
  • MsiControl_o[8]: ベクトル単位のマスキングが可能
  • MsiControl_o[7]: 64ビットアドレス対応
  • MsiControl_o[6:4]: 複数のメッセージ・イネーブル
  • MsiControl_o[3:1]: MSIメッセージが可能
  • MsiControl_o[0]: MSIイネーブル
MsixIntfc_o[15:0]

出力

PCI Local Bus Specification, Rev. 3.0のセクション6.8.2.3「Message Control for MSI-X」で定義されるMSI-Xのシステム・ソフトウェア・コントロールに向けて提供します。次のフィールドが定義されています。

  • MsixIntfc_o[15]: イネーブル
  • MsixIntfc_o[14]: マスク
  • MsixIntfc_o[13:11]: 予約済み
  • MsixIntfc_o[10:0]: テーブルサイズ
IntxReq_i

入力

 アサートされると、MSIまたはMSI-X割り込みがイネーブルされない限り、エンドポイントは割り込みサービスルーチンからの注意を要求しています。デバイスドライバーが保留中の要求をクリアーするまで、アサートされたままとなります。
IntxAck_o

出力

この信号は、IntxReq_iの肯定応答です。次のいずれかのイベントが発生した場合、少なくとも1つのサイクル間アサートされます。

  • Assert_INTAメッセージTLPは、IntxReq_iのアサートに応答して送信されています。
  • Deassert_INTAメッセージTLPは、IntxReq_i信号のディアサートに応答して送信されています。

下記のタイミング図を参照してください。

次の図は、レガシー・インターフェイスの割り込みタイミングを示しています。この図では、IntxReq_iのアサートは、PCI Express用のハードIPにAssert_INTAメッセージTLPを送信するように指示します。

図 11. レガシー割り込みのアサート

次の図は、レガシー割り込みのディアサートのタイミングを示しています。IntxReq_iのアサートは、PCI Express用のハードIPにDeassert_INTAメッセージを送信するように指示します。

図 12. レガシー割り込みのディアサート

次の図は、レガシー割り込みのディアサートのタイミングを示しています。IntxReq_iのアサートは、PCI Express用のハードIPにDeassert_INTAメッセージを送信するように指示します。

レベル 2 の表題