インテルのみ表示可能 — GUID: nik1410564926427
Ixiasoft
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5.8.5. ルートポートTLPデータレジスター
TLPデータレジスターは、ルートポートがコンフィグレーションTLP、I/O TLP、およびシングルdwordメモリー読み出しおよび書き込みリクエストの構築に使用するデータをアプリケーション・レイヤーが指定することが可能となるメカニズムを提供します。次に、ルートポートは、TLP Directチャネル上のTLPを駆動して、コンフィグレーション・スペース、I/Oスペース、あるいはエンドポイント・メモリーにアクセスします。
ルートポート・リクエスト・レジスター |
アドレス範囲: 0x2800~0x2018 |
|||
---|---|---|---|---|
アドレス |
ビット |
名称 |
アクセス |
説明 |
0x2000 |
[31:0] |
RP_TX_REG0 | W |
TX TLPの下位32ビットです。 |
0x2004 |
[31:0] |
RP_TX_REG1 | W |
TX TLPの上位32ビットです。 |
0x2008 |
[31:2] |
予約 |
— |
— |
[1] |
RP_TX_CNTRL.EOP | W |
1'b1を書き込み、パケットの終わりを指定します。このビットを書き込むことでFIFO内で対応するエントリーが解放されます。 |
|
[0] |
RP_TX_CNTRL.SOP | W |
1’b1を書き込み、パケットの始まりを指定します。
注: SOPおよびEOPサイクルを除くパケット内のすべてのサイクルで、ビット[1]と[0]は両方とも0になります。
|
|
0x2010 |
[31:2] |
予約 |
— |
— |
[1] |
RP_RXCPL_STATUS.EOP | R |
1’b1の場合、コンプリーションTLPのデータがアプリケーション層による読み込みに対して、readyであることを示します。アプリケーション層は、コンプリーションTLPの最後のデータがいつ利用可能となるのかを決定するために、このビットをポーリングする必要があります。 |
|
[0] |
RP_RXCPL_STATUS.SOP | R |
1’b1の場合、コンプリーションTLPのデータがアプリケーション層による読み込みに対して、readyであることを示します。アプリケーション層は、コンプリーションTLPがいつ利用可能となるのかを決定するために、このビットをポーリングする必要があります。 |
|
0x2014 |
[31:0] |
RP_RXCPL_REG0 | RC |
コンプリーションTLPの下位32ビットです。このビットを読み込むことでFIFO内でこのエントリーが解放されます。 |
0x2018 |
[31:0] |
RP_RXCPL_REG1 | RC |
コンプリーションTLPの上位32ビットです。このビットを読み込むことでFIFO内でこのエントリーが解放されます。 |