PCIeソリューションに向けた Arria V Avalon-MMインターフェイス: ユーザーガイド

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ID 683773
日付 5/21/2017
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ドキュメント目次
ドキュメント目次 x
1. データシート 2. PCI Express用Avalon-MM Arria VハードIPスタートガイド 3. パラメータの設定 4. インターフェイスおよび信号の説明 5. レジスター 6. エンドポイントの割り込み 7. エラー処理 8. デザインの実装 9. 追加機能 10. トランシーバーPHY IPリコンフィグレーション 11. デバッグ A. PCI Expressに関するFAQ B. レーンの初期化とリバーサル C. 改訂履歴
1. データシート x
1.1. PCIe用Avalon-MMインターフェイス データシート 1.2. 機能特性 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. コンフィグレーション 1.6. デザイン例 1.7. IPコアの検証 1.8. パフォーマンスおよびリソース使用率 1.9. 推奨スピードグレード 1.10. PCI Expressに向けたデザインの作成
1.7. IPコアの検証 x
1.7.1. 互換性の試験環境
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド x
2.1. Qsysの実行 2.2. デザイン例の生成 2.3. ゲート・レベル・シミュレーションを実行する 2.4. Single Dwordデザインのシミュレーション 2.5. チャネル配置のガイドライ ンを理解する 2.6. シンセシス・ファイルの生成 2.7. Quartus® Prime開発ソフトウェアでデザインをコンパイルする 2.8. デバイスのプログラミング
3. パラメータの設定 x
3.1. Avalon-MMのシステム設定 3.2. ベース・アドレス・レジスター(BAR)の設定 3.3. 3.4. デバイスのケイパビリティー 3.5. エラーレポート 3.6. Link Capabilities 3.7. MSIおよびMSI-X Capabilities 3.8. パワー・マネジメント 3.9. Avalonメモリー・マップド・システムの設定
4. インターフェイスおよび信号の説明 x
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス 4.2. クロック信号 4.3. リセット信号 4.4. ハードIPステータス 4.5. Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへの割り込み 4.6. 物理層インターフェイス信号
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス x
4.1.1. 32ビットの非バーストAvalon-MM Control Register Access (CRA)スレーブ信号 4.1.2. バーストおよび非バースト Avalon® -MMモジュール信号 4.1.3. 64ビットおよび128ビットのバーストTX Avalon-MMスレーブ信号
4.6. 物理層インターフェイス信号 x
4.6.1. トランシーバーのリコンフィグレーション 4.6.2. ハードIPステータス拡張 4.6.3. シリアル・インターフェイス信号 4.6.4. PIPEインターフェイス信号 4.6.5. テスト信号
4.6.2. ハードIPステータス拡張 x
4.6.2.1. コンフィグレーション・スペース・レジスターのアクセス 4.6.2.2. コンフィグレーション・スペース・レジスター・アクセスのタイミング
4.6.3. シリアル・インターフェイス信号 x
4.6.3.1. Arria VデバイスにおけるハードIPの物理レイアウト 4.6.3.2. Arria Vデバイスのチャネル配置
5. レジスター x
5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係 5.2. Type 0コンフィグレーション・スペース・レジスター 5.3. Type 1コンフィグレーション・スペース・レジスター 5.4. PCI Express機能構造 5.5. Intel定義のVSECレジスター 5.6. CvPレジスター 5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 5.8. Avalon-MMルートポートのプログラミング・モデル 5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター 5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター 5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター 5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 x
5.7.1. Avalon-MM to PCI Express割り込みレジスター
5.7.1. Avalon-MM to PCI Express割り込みレジスター x
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター 5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター 5.7.1.3. PCI Express Mailbox Registers 5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル 5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター 5.7.1.6. Avalon-MM Mailbox Registers 5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
5.8. Avalon-MMルートポートのプログラミング・モデル x
5.8.1. 書き込みTLPの送信 5.8.2. 読み出しTLPの送信またはノンポステッド・コンプリーションTLPの受信 5.8.3. CRAインターフェイスを使用するBAR0の読み出しおよび書き込み例 5.8.4. ルートポートへのPCI ExpressからAvalon-MMの割り込みステータス・レジスターおよびイネーブル・レジスター 5.8.5. ルートポートTLPデータレジスター
6. エンドポイントの割り込み x
6.1. MSI割り込みおよびレガシー割り込みのイネーブル 6.2. Avalon-MM割り込みの生成 6.3. 複数のMSI/MSI-Xサポートを備えたAvalon-MMインターフェイスを使用したエンドポイント向け割り込み
7. エラー処理 x
7.1. 物理層のエラー 7.2. データリンク層のエラー 7.3. トランザクション層のエラー 7.4. エラー・レポーティングとデータ・ポイズニング 7.5. 訂正不可能なエラー・ステータス・ビットと訂正可能なエラー・ステータス・ビット
8. デザインの実装 x
8.1. Assignment Editorを使用したアナログQSFアサインメントの作成 8.2. ピン・アサインメントの作成 8.3. リンク・トレーニングに関する問題の回避に向けて推奨されるリセットシーケンス
9. 追加機能 x
9.1. プロトコルを介したコンフィグレーション(CvP) 9.2. Autonomousモード 9.3. ECRC
9.2. Autonomousモード x
9.2.1. Autonomousモードのイネーブル 9.2.2. CvP初期化のイネーブル
9.3. ECRC x
9.3.1. RXパス上のECRC 9.3.2. TXパス上のECRC
10. トランシーバーPHY IPリコンフィグレーション x
10.1. トランシーバー・リコンフィグレーション・コントローラーIPコアの接続 10.2. CvPを使用したデザインにおけるTransceiver Reconfiguration Controllerの接続
11. デバッグ x
11.1. ハードウェア立ち上げに関する問題 11.2. リンク・トレーニング 11.3. サードパーティー製PCIeアナライザーの使用 11.4. BIOS列挙の問題
C. 改訂履歴 x
C.1. PCIe* PCI Expressソリューションに向けた インテル® Arria® 10 Avalon® Avalon-MMインターフェイス・ソリューション ユーザーガイド 改訂履歴
1. データシート
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド
3. パラメータの設定
4. インターフェイスおよび信号の説明
5. レジスター
6. エンドポイントの割り込み
7. エラー処理
8. デザインの実装
9. 追加機能
10. トランシーバーPHY IPリコンフィグレーション
11. デバッグ
A. PCI Expressに関するFAQ
B. レーンの初期化とリバーサル
C. 改訂履歴

5.8.3. CRAインターフェイスを使用するBAR0の読み出しおよび書き込み例

CRAインターフェイスを使用して、TLP要求を送信することができます。TLPヘッダーのFmtとTypフィールドは、TLPヘッダーの残りの部分のサイズを決定するために必要な情報、およびヘッダーの後にパケットにデータペイロードが含まれている場合に必要な情報を提供します。

図 26. TLPヘッダーの形式

CRAインターフェイスは、レジスターアドレス0x2000、0x2004、0x2008を使用してTLPを送信し、レジスターアドレス0x2010、0x2014、0x2018を使用してCompletionを確認します。このようなレジスターの詳細については、表Root Port TLP Data Registers, 0x2000 - 0x2FFFを参照してください。Type 0 configuration TLPを使用してBAR0から読み出し、それを書き込む方法の例を以下に示します。

  1. 以下の形式を持つType 0 configuration TLPを使用して初期化されていないBAR0を読み込むには、CRAインターフェイスを使用します。
         | fmt |   typ   |t|  tc |t|a|l|t|t|e|att| at|       length      |
     | 000b|  00100b |0|_ 0 _|0|0|0|0|0|0| 0 | 0 |_______ 001 _______|
     |________ req_id: 0000 _________|___ tag: 17 ___|lbe: 0 |fbe: f |
     |    bdf.bus  |bdf.dev|bdf.func|rsvd20|reg_no.ext|reg_no.low|rsv|
     |______ 01 ___|__ 00 _|___ 0 __|_ 0 __|___ 0 ____|___ 04 ___| 0 |
     04000001 0000170f 01000010

    CRAインターフェイスを使用してTLPを送信するには、次の手順を実行します。

    1. CRAインターフェイス・アドレス0x2000に0x0400_0001を書き込みます。
    2. CRAインターフェイス・アドレス0x2004に0x0000_170Fを書き込みます。
    3. CRAインターフェイス・アドレス0x2008 (パケットの開始)に0x0000_0001を書き込みます。
    4. CRAインターフェイス・アドレス0x2000に0x0400_0001を書き込みます。
    5. CRAインターフェイス・アドレス0x2004に0x0000_0000を書き込みます。
    6. Write to CRAインターフェイス・アドレス0x2008 (パケットの終わり)に0x0000_0002を書き込みます。

    CRAインターフェイスを使用して、対応するCompletionを確認します。コンプリーションTLPは4つのdwordを有します。最初の3つのdwordは以下のようになり、初期化されていないBAR0値である1つのdwordが続きます(次の図では0xFFEF0010となります)。

        | fmt |   typ   |t|  tc |t|a|l|t|t|e|att| at|       length      |
    | 010b|  01010b |0|_ 0 _|0|0|0|0|0|0| 0 | 0 |_______ 001 _______|
    |_____ cpl_id: 0100 ___|cpl_status: 0|bcm: 0|__ byte_cnt: 004 __|
    |_____ req_id: 0000 ___|___ tag: 17 ___|rsvd20: 0| low_addr: 00 |
    4a000001 01000004 00001700 ffef0010

    CRAインターフェイスを使用してTLPを読み込むには、次の手順を実行します。

    1. bit [0] = 0x1となる(Completionパケットが到着しており、次のステップでSOPが受け取ることが可能であることを示す)まで、CRAインターフェイス・アドレス0x2010の読み込みを継続します。
    2. CRAインターフェイス・アドレス0x2014を読み込みます。この読み込みデータの値は、0x4A00_0001です。
    3. CRAインターフェイス・アドレス0x2018を読み込みます。この読み込みデータの値は、0x0100_0004です。
    4. CRAインターフェイス・アドレス0x2010を読み込みます。この例では、bits [1:0] = 0x2 (次のステップでEOPを受け取ることを示します)となります。bits [1:0] = 0x0であれば、次の2つのステップで読み込まれる値はパケット内にあることを意味します。この場合、次の2つのステップを実行した後、0x2010、0x2014、および0x2018の読み込みを継続する必要があります。
    5. CRAインターフェイス・アドレス0x2014を読み込みます。この読み込みデータの値は、0x0000_1700です。
    6. CRAインターフェイス・アドレス0x2018を読み込みます。この読み込みデータの値は、BAR0の初期化されていない値です。
  2. 以下の形式を持つType 0 configuration TLPを使用して0xFFFF_FFFFのBAR0を初期化するには、CRAインターフェイスを使用します。
         | fmt |   typ   |t|  tc |t|a|l|t|t|e|att| at|       length      |
     | 010b|  00100b |0|_ 0 _|0|0|0|0|0|0| 0 | 0 |_______ 001 _______|
     |________ req_id: 0000 _________|___ tag: 11 ___|lbe: 0 |fbe: f |
     |    bdf.bus  |bdf.dev|bdf.func|rsvd20|reg_no.ext|reg_no.low|rsv|
     |______ 01 ___|__ 00 _|___ 0 __|_ 0 __|___ 0 ____|___ 04 ___| 0 |
     44000001 0000110f 01000010 ffffffff

    CRAインターフェイスを使用してTLPを送信するには、次の手順を実行します。

    1. CRAインターフェイス・アドレス0x2000に0x4400_0001を書き込みます。
    2. CRAインターフェイス・アドレス0x2004に0x0000_110Fを書き込みます。
    3. CRAインターフェイス・アドレス0x2008 (パケットの開始)に0x0000_0001を書き込みます。
    4. CRAインターフェイス・アドレス0x2000に0x0400_0001を書き込みます。
    5. CRAインターフェイス・アドレス0x2004に0xFFFF_FFFFを書き込みます。
    6. Write to CRAインターフェイス・アドレス0x2008 (パケットの終わり)に0x0000_0002を書き込みます。

    CRAインターフェイスを使用して、対応するCompletionを確認します。コンプリーションTLPは以下に示す3つのdwordを有します。

        | fmt |   typ   |t|  tc |t|a|l|t|t|e|att| at|       length      |
    | 000b|  01010b |0|_ 0 _|0|0|0|0|0|0| 0 | 0 |_______ 000 _______|
    |_____ cpl_id: 0100 ___|cpl_status: 0|bcm: 0|__ byte_cnt: 004 __|
    |_____ req_id: 0000 ___|___ tag: 11 ___|rsvd20: 0| low_addr: 00 |
    0a000000 01000004 00001100

    CRAインターフェイスを使用してTLPを読み込むには、次の手順を実行します。

    1. bit [0] = 0x1となる(Completionパケットが到着しており、次のステップでSOPが受け取ることが可能であることを示す)まで、CRAインターフェイス・アドレス0x2010の読み込みを継続します。
    2. CRAインターフェイス・アドレス0x2014を読み込みます。この読み込みデータの値は、0x0A00_0000です。
    3. CRAインターフェイス・アドレス0x2018を読み込みます。この読み込みデータの値は、0x0100_0004です。
    4. CRAインターフェイス・アドレス0x2010を読み込みます。この例では、bits [1:0] = 0x2 となります。
    5. CRAインターフェイス・アドレス0x2014を読み込みます。この読み込みデータの値は、0x0000_1100です。

0xFFFF_FFFFを書き込んだ後、BAR0を読み出すには手順1を繰り返し実行します。また、BAR0アドレススペースをコンフィグレーションするには手順2を繰り返します。

同じ方法で、BAR1、BAR2、BAR3、BAR4、およびBAR5をコンフィグレーションします。

レベル 2 の表題