PCIeソリューションに向けた Arria V Avalon-MMインターフェイス: ユーザーガイド

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ID 683773
日付 5/21/2017
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ドキュメント目次
ドキュメント目次 x
1. データシート 2. PCI Express用Avalon-MM Arria VハードIPスタートガイド 3. パラメータの設定 4. インターフェイスおよび信号の説明 5. レジスター 6. エンドポイントの割り込み 7. エラー処理 8. デザインの実装 9. 追加機能 10. トランシーバーPHY IPリコンフィグレーション 11. デバッグ A. PCI Expressに関するFAQ B. レーンの初期化とリバーサル C. 改訂履歴
1. データシート x
1.1. PCIe用Avalon-MMインターフェイス データシート 1.2. 機能特性 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. コンフィグレーション 1.6. デザイン例 1.7. IPコアの検証 1.8. パフォーマンスおよびリソース使用率 1.9. 推奨スピードグレード 1.10. PCI Expressに向けたデザインの作成
1.7. IPコアの検証 x
1.7.1. 互換性の試験環境
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド x
2.1. Qsysの実行 2.2. デザイン例の生成 2.3. ゲート・レベル・シミュレーションを実行する 2.4. Single Dwordデザインのシミュレーション 2.5. チャネル配置のガイドライ ンを理解する 2.6. シンセシス・ファイルの生成 2.7. Quartus® Prime開発ソフトウェアでデザインをコンパイルする 2.8. デバイスのプログラミング
3. パラメータの設定 x
3.1. Avalon-MMのシステム設定 3.2. ベース・アドレス・レジスター(BAR)の設定 3.3. 3.4. デバイスのケイパビリティー 3.5. エラーレポート 3.6. Link Capabilities 3.7. MSIおよびMSI-X Capabilities 3.8. パワー・マネジメント 3.9. Avalonメモリー・マップド・システムの設定
4. インターフェイスおよび信号の説明 x
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス 4.2. クロック信号 4.3. リセット信号 4.4. ハードIPステータス 4.5. Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへの割り込み 4.6. 物理層インターフェイス信号
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス x
4.1.1. 32ビットの非バーストAvalon-MM Control Register Access (CRA)スレーブ信号 4.1.2. バーストおよび非バースト Avalon® -MMモジュール信号 4.1.3. 64ビットおよび128ビットのバーストTX Avalon-MMスレーブ信号
4.6. 物理層インターフェイス信号 x
4.6.1. トランシーバーのリコンフィグレーション 4.6.2. ハードIPステータス拡張 4.6.3. シリアル・インターフェイス信号 4.6.4. PIPEインターフェイス信号 4.6.5. テスト信号
4.6.2. ハードIPステータス拡張 x
4.6.2.1. コンフィグレーション・スペース・レジスターのアクセス 4.6.2.2. コンフィグレーション・スペース・レジスター・アクセスのタイミング
4.6.3. シリアル・インターフェイス信号 x
4.6.3.1. Arria VデバイスにおけるハードIPの物理レイアウト 4.6.3.2. Arria Vデバイスのチャネル配置
5. レジスター x
5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係 5.2. Type 0コンフィグレーション・スペース・レジスター 5.3. Type 1コンフィグレーション・スペース・レジスター 5.4. PCI Express機能構造 5.5. Intel定義のVSECレジスター 5.6. CvPレジスター 5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 5.8. Avalon-MMルートポートのプログラミング・モデル 5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター 5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター 5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター 5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 x
5.7.1. Avalon-MM to PCI Express割り込みレジスター
5.7.1. Avalon-MM to PCI Express割り込みレジスター x
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター 5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター 5.7.1.3. PCI Express Mailbox Registers 5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル 5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター 5.7.1.6. Avalon-MM Mailbox Registers 5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
5.8. Avalon-MMルートポートのプログラミング・モデル x
5.8.1. 書き込みTLPの送信 5.8.2. 読み出しTLPの送信またはノンポステッド・コンプリーションTLPの受信 5.8.3. CRAインターフェイスを使用するBAR0の読み出しおよび書き込み例 5.8.4. ルートポートへのPCI ExpressからAvalon-MMの割り込みステータス・レジスターおよびイネーブル・レジスター 5.8.5. ルートポートTLPデータレジスター
6. エンドポイントの割り込み x
6.1. MSI割り込みおよびレガシー割り込みのイネーブル 6.2. Avalon-MM割り込みの生成 6.3. 複数のMSI/MSI-Xサポートを備えたAvalon-MMインターフェイスを使用したエンドポイント向け割り込み
7. エラー処理 x
7.1. 物理層のエラー 7.2. データリンク層のエラー 7.3. トランザクション層のエラー 7.4. エラー・レポーティングとデータ・ポイズニング 7.5. 訂正不可能なエラー・ステータス・ビットと訂正可能なエラー・ステータス・ビット
8. デザインの実装 x
8.1. Assignment Editorを使用したアナログQSFアサインメントの作成 8.2. ピン・アサインメントの作成 8.3. リンク・トレーニングに関する問題の回避に向けて推奨されるリセットシーケンス
9. 追加機能 x
9.1. プロトコルを介したコンフィグレーション(CvP) 9.2. Autonomousモード 9.3. ECRC
9.2. Autonomousモード x
9.2.1. Autonomousモードのイネーブル 9.2.2. CvP初期化のイネーブル
9.3. ECRC x
9.3.1. RXパス上のECRC 9.3.2. TXパス上のECRC
10. トランシーバーPHY IPリコンフィグレーション x
10.1. トランシーバー・リコンフィグレーション・コントローラーIPコアの接続 10.2. CvPを使用したデザインにおけるTransceiver Reconfiguration Controllerの接続
11. デバッグ x
11.1. ハードウェア立ち上げに関する問題 11.2. リンク・トレーニング 11.3. サードパーティー製PCIeアナライザーの使用 11.4. BIOS列挙の問題
C. 改訂履歴 x
C.1. PCIe* PCI Expressソリューションに向けた インテル® Arria® 10 Avalon® Avalon-MMインターフェイス・ソリューション ユーザーガイド 改訂履歴
1. データシート
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド
3. パラメータの設定
4. インターフェイスおよび信号の説明
5. レジスター
6. エンドポイントの割り込み
7. エラー処理
8. デザインの実装
9. 追加機能
10. トランシーバーPHY IPリコンフィグレーション
11. デバッグ
A. PCI Expressに関するFAQ
B. レーンの初期化とリバーサル
C. 改訂履歴

1.2. 機能特性

Avalon-MMインターフェイスを持つPCI Express用の Arria® V ハードIPは、次の機能をサポートします。

  • ハードIPとして実装されたトランザクション、データリンク、および物理レイヤーを含む完全なプロトコル・スタック。
  • Gen1およびGen2のルートポートとエンドポイントに向けた×1、×2、×4コンフィグレーションのサポート。Gen1のルートポートとエンドポイントに向けたx8コンフィグレーションのサポート。
  • 専用の16キロバイト(KB)受信バッファー。
  • Gen2に向けたオプションのハード・リセット・コントローラー。
  • PCIeリンクを使用したプロトコルを介したコンフィグレーション(CvP)に向けたオプションのサポートにより、I/Oとコア・ビットストリームを別々に格納することが可能です。
  • パラメーター化、デザイン・モジュール、および接続性を実証するQsysデザイン例 。
  • アプリケーションの種類に基づいてRXバッファー・スペースの更なる最適化を可能とする拡張されたクレジット配分設定。

  • 高い信頼性が必要なアプリケーションに向けたオプションのエンドツーエンド巡回冗長コード(ECRC)の生成と検査、および高度なエラー報告(AER)。

    簡単に使用可能です。
    • 柔軟性のある設定
    • ライセンス不要
    • すぐに始められるデザイン例
表 2.  PCI Express IPコア用のすべてのハードIPの機能比較次の表は、PCI Express IPコア用の4つのハードIPの機能を比較表示しています。

機能

Avalon-STインターフェイス

Avalon-MMインターフェイス

Avalon-MM DMA

IPコアのライセンス

無償

無償

無償

ネイティブ・エンドポイント

サポート有

サポート有

サポート有

レガシー・エンドポイント1

サポート有

サポート無

サポート無

ルートポート

サポート有

サポート有

サポート無

Gen1

×1、×2、×4、×8

×1、×2、×4、×8

x8

Gen2

×1、×2、×4

×1、×2、×4

×4

64ビットのアプリケーション・レイヤー・インターフェイス

サポート有

サポート有

サポート無

128ビットのアプリケーション・レイヤー・インターフェイス

サポート有

サポート有

サポート有

トランザクション・レイヤー・パケット(TLP)の種類
  • Memory Read Request
  • Memory Read Request-Locked
  • Memory Write Request
  • I/O Read Request
  • I/O Write Request
  • Configuration Read Request (Root Port)
  • Configuration Write Request (Root Port)
  • Message Request
  • Message Request with Data Payload
  • Completion Message
  • Completion with Data
  • Completion for Locked Read without Data
  • Memory Read Request
  • Memory Write Request
  • I/O Read Request—Root Port only
  • I/O Write Request—Root Port only
  • Configuration Read Request (Root Port)
  • Configuration Write Request (Root Port)
  • Completion Message
  • Completion with Data
  • Memory Read Request (single dword)
  • Memory Write Request (single dword)
  • Memory Read Request
  • Memory Write Request
  • Completion Message
  • Completion with Data

ペイロードのサイズ

128~512バイト

128または256バイト

128または256バイト

ノンポステッド・リクエストに向けてサポートされるタグの数

32または64

64ビット・インターフェイスには8

128ビット・インターフェイスには16

16

62.5 MHzクロック

サポート有

サポート有

サポート無
多機能性

最大8つのファンクションをサポート

単一のファンクションのみをサポート

単一のファンクションのみをサポート

アウトオブオーダー・コンプリーション(アプリケーションレイヤーに透過的)

サポート無

サポート有

サポート有

4 KBのアドレス境界を越えるリクエスト(アプリケーション・レイヤーに透過的)

サポート無

サポート有

サポート有

PIPEインターフェイス信号の極性反転

サポート有

サポート有

サポート有

RXとTXでのECRC転送

サポート有

サポート無

サポート無

MSIリクエストの数

1、2、4、8、または16

1、2、4、8、または16

1、2、4、8、または16

MSI-X

サポート有

サポート有

サポート有

レガシー割り込み

サポート有

サポート有

サポート有

拡張ROM

サポート有

サポート無

サポート無
PCIe分岐 サポート無 サポート無 サポート無
表 3.  PCI Express IPコア用のすべてのハードIPのTLPサポート比較この表は、PCI Express IPコア用のハードIPのバリアントが送信できるTLPの種類を比較しています。各エントリーは、このTLPの種類が(送信に向けて)エンドポイント(EP)、ルートポート(RP)、またはその両方(EP/RP)でサポートされているかどうかを示します。

トランザクション・レイヤー・パケット(TLP)の種類(送信サポート)

Avalon-STインターフェイス

Avalon-MMインターフェイス

Avalon-MM DMA
メモリー・リード・リクエスト(Mrd) EP/RP EP/RP EP
メモリー・リード・ロック・リクエスト(MRdLk) EP/RP   EP
メモリー書き込みリクエスト(MWr) EP/RP EP/RP EP
I/Oリード・リクエスト(IORd) EP/RP EP/RP  
I/Oライト・リクエスト(IOWr) EP/RP EP/RP  
Config Type 0リード・リクエスト(CfgRd0) RP RP  
Config Type 0ライト・リクエスト(CfgWr0) RP RP  
Config Type 1リード・リクエスト(CfgRd1) RP RP  
Config Type 1ライト・リクエスト(CfgWr1) RP RP  
メッセージ・リクエスト(Msg) EP/RP EP/RP  
データを有するメッセージ・リクエスト(MsgD) EP/RP EP/RP  
コンプリーション(Cpl) EP/RP EP/RP EP
データを有するコンプリーション(CplD) EP/RP EP/RP EP
コンプリーション・ロック(CplLk) EP/RP    
データを有するコンプリーション・ロック(CplDLk) EP/RP    
AtomicOpのフェッチと追加リクエスト(FetchAdd) EP    

PCIeソリューションに向けたArria V Avalon-MMインターフェイス・ユーザーガイドの目的は、PCI Expressプロトコルを説明することではなく、このIPコアの説明にあります。この2つの目的には必然的に重複する部分もありますが、この資料はPCI Expressのベース仕様を理解した上で使用してください。

注: このリリースでは、さまざまなバリアントに向けてユーザーガイドが提供されています。関連情報には、すべてのバージョンに向けたリンクが掲載されています。
関連情報
1 新規のデザインには推奨されません。
レベル 2 の表題