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5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係
5.2. Type 0コンフィグレーション・スペース・レジスター
5.3. Type 1コンフィグレーション・スペース・レジスター
5.4. PCI Express機能構造
5.5. Intel定義のVSECレジスター
5.6. CvPレジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明
5.8. Avalon-MMルートポートのプログラミング・モデル
5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター
5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター
5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター
5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター
5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター
5.7.1.3. PCI Express Mailbox Registers
5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル
5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター
5.7.1.6. Avalon-MM Mailbox Registers
5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
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5.8.2. 読み出しTLPの送信またはノンポステッド・コンプリーションTLPの受信
ノンポステッドTXリクエストに関連付けられたTLPは、RP_RX_CPL FIFOバッファーに格納され、その後RP_RXCPLレジスターにロードされます。アプリケーション・レイヤーは、次のシーケンスを実行してTLPを取得します。
- RP_RXCPL_STA TUS.SOPをポーリングして、いつ1’b1に設定されるのかを決定します。
- 次に、RP_RXCPL_STATUS.SOP が1’b’1であれば、RP_RXCPL_REG0とRP_RXCPL_REG1を読み込み、TLPのdword 0とdword 1を取得します。
- RP_RXCPL_STATUS.EOPを読み込みます。
- RP_RXCPL_STATUS.EOPが1’b0であれば、RP_RXCPL_REG0とRP_RXCPL_REG1を読み込み、TLPのdword 2とdword 3を取得し、手順3を繰り返します。
- RP_RXCPL_STATUS.EOPが1’b1であれば、RP_RXCPL_REG0とRP_RXCPL_REG1を読み込み、TLPの最後のdwordを取得します。