PCIeソリューションに向けた Arria V Avalon-MMインターフェイス: ユーザーガイド

ダウンロード PDF
ID 683773
日付 5/21/2017
Public
ドキュメント目次
ドキュメント目次 x
1. データシート 2. PCI Express用Avalon-MM Arria VハードIPスタートガイド 3. パラメータの設定 4. インターフェイスおよび信号の説明 5. レジスター 6. エンドポイントの割り込み 7. エラー処理 8. デザインの実装 9. 追加機能 10. トランシーバーPHY IPリコンフィグレーション 11. デバッグ A. PCI Expressに関するFAQ B. レーンの初期化とリバーサル C. 改訂履歴
1. データシート x
1.1. PCIe用Avalon-MMインターフェイス データシート 1.2. 機能特性 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. コンフィグレーション 1.6. デザイン例 1.7. IPコアの検証 1.8. パフォーマンスおよびリソース使用率 1.9. 推奨スピードグレード 1.10. PCI Expressに向けたデザインの作成
1.7. IPコアの検証 x
1.7.1. 互換性の試験環境
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド x
2.1. Qsysの実行 2.2. デザイン例の生成 2.3. ゲート・レベル・シミュレーションを実行する 2.4. Single Dwordデザインのシミュレーション 2.5. チャネル配置のガイドライ ンを理解する 2.6. シンセシス・ファイルの生成 2.7. Quartus® Prime開発ソフトウェアでデザインをコンパイルする 2.8. デバイスのプログラミング
3. パラメータの設定 x
3.1. Avalon-MMのシステム設定 3.2. ベース・アドレス・レジスター(BAR)の設定 3.3. 3.4. デバイスのケイパビリティー 3.5. エラーレポート 3.6. Link Capabilities 3.7. MSIおよびMSI-X Capabilities 3.8. パワー・マネジメント 3.9. Avalonメモリー・マップド・システムの設定
4. インターフェイスおよび信号の説明 x
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス 4.2. クロック信号 4.3. リセット信号 4.4. ハードIPステータス 4.5. Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへの割り込み 4.6. 物理層インターフェイス信号
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス x
4.1.1. 32ビットの非バーストAvalon-MM Control Register Access (CRA)スレーブ信号 4.1.2. バーストおよび非バースト Avalon® -MMモジュール信号 4.1.3. 64ビットおよび128ビットのバーストTX Avalon-MMスレーブ信号
4.6. 物理層インターフェイス信号 x
4.6.1. トランシーバーのリコンフィグレーション 4.6.2. ハードIPステータス拡張 4.6.3. シリアル・インターフェイス信号 4.6.4. PIPEインターフェイス信号 4.6.5. テスト信号
4.6.2. ハードIPステータス拡張 x
4.6.2.1. コンフィグレーション・スペース・レジスターのアクセス 4.6.2.2. コンフィグレーション・スペース・レジスター・アクセスのタイミング
4.6.3. シリアル・インターフェイス信号 x
4.6.3.1. Arria VデバイスにおけるハードIPの物理レイアウト 4.6.3.2. Arria Vデバイスのチャネル配置
5. レジスター x
5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係 5.2. Type 0コンフィグレーション・スペース・レジスター 5.3. Type 1コンフィグレーション・スペース・レジスター 5.4. PCI Express機能構造 5.5. Intel定義のVSECレジスター 5.6. CvPレジスター 5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 5.8. Avalon-MMルートポートのプログラミング・モデル 5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター 5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター 5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター 5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 x
5.7.1. Avalon-MM to PCI Express割り込みレジスター
5.7.1. Avalon-MM to PCI Express割り込みレジスター x
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター 5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター 5.7.1.3. PCI Express Mailbox Registers 5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル 5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター 5.7.1.6. Avalon-MM Mailbox Registers 5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
5.8. Avalon-MMルートポートのプログラミング・モデル x
5.8.1. 書き込みTLPの送信 5.8.2. 読み出しTLPの送信またはノンポステッド・コンプリーションTLPの受信 5.8.3. CRAインターフェイスを使用するBAR0の読み出しおよび書き込み例 5.8.4. ルートポートへのPCI ExpressからAvalon-MMの割り込みステータス・レジスターおよびイネーブル・レジスター 5.8.5. ルートポートTLPデータレジスター
6. エンドポイントの割り込み x
6.1. MSI割り込みおよびレガシー割り込みのイネーブル 6.2. Avalon-MM割り込みの生成 6.3. 複数のMSI/MSI-Xサポートを備えたAvalon-MMインターフェイスを使用したエンドポイント向け割り込み
7. エラー処理 x
7.1. 物理層のエラー 7.2. データリンク層のエラー 7.3. トランザクション層のエラー 7.4. エラー・レポーティングとデータ・ポイズニング 7.5. 訂正不可能なエラー・ステータス・ビットと訂正可能なエラー・ステータス・ビット
8. デザインの実装 x
8.1. Assignment Editorを使用したアナログQSFアサインメントの作成 8.2. ピン・アサインメントの作成 8.3. リンク・トレーニングに関する問題の回避に向けて推奨されるリセットシーケンス
9. 追加機能 x
9.1. プロトコルを介したコンフィグレーション(CvP) 9.2. Autonomousモード 9.3. ECRC
9.2. Autonomousモード x
9.2.1. Autonomousモードのイネーブル 9.2.2. CvP初期化のイネーブル
9.3. ECRC x
9.3.1. RXパス上のECRC 9.3.2. TXパス上のECRC
10. トランシーバーPHY IPリコンフィグレーション x
10.1. トランシーバー・リコンフィグレーション・コントローラーIPコアの接続 10.2. CvPを使用したデザインにおけるTransceiver Reconfiguration Controllerの接続
11. デバッグ x
11.1. ハードウェア立ち上げに関する問題 11.2. リンク・トレーニング 11.3. サードパーティー製PCIeアナライザーの使用 11.4. BIOS列挙の問題
C. 改訂履歴 x
C.1. PCIe* PCI Expressソリューションに向けた インテル® Arria® 10 Avalon® Avalon-MMインターフェイス・ソリューション ユーザーガイド 改訂履歴
1. データシート
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド
3. パラメータの設定
4. インターフェイスおよび信号の説明
5. レジスター
6. エンドポイントの割り込み
7. エラー処理
8. デザインの実装
9. 追加機能
10. トランシーバーPHY IPリコンフィグレーション
11. デバッグ
A. PCI Expressに関するFAQ
B. レーンの初期化とリバーサル
C. 改訂履歴

5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート

表 59.  コンフィグレーション・スペース・レジスターの説明32ビット未満のレジスターの場合、上位ビットは使用されません。
Byte Offset

レジスター

Dir

説明
14'h3C00 cfg_dev_ctrl[15:0]

O

cfg_devctrl[15:0]は、PCI Expressケイパビリティー・ストラクチャーのデバイス制御です。

14'h3C04 cfg_dev_ctrl2[15:0]

O

cfg_dev2ctrl[15:0] は、PCI Expressケイパビリティー・ストラクチャーのデバイス制御2です。

14'h3C08 cfg_link_ctrl[15:0]

O

cfg_link_ctrl[15:0]は、PCI Expressケイパビリティー・ストラクチャーのプライマリー・リンク制御です。

Gen2あるいはGen3の場合、Gen1 L0ステートへ最初のリンク・トレーニング後に、より高いデータレートへの再トレーニングを開始するため、ルートポートのRetrain Linkビット(cfg_link_ctrl)のBit[5])に1’b1を書き込む必要があります。再トレーニングは、LTSSMをRecoveryステートにします。リンク上の両方のデバイスがより高いデータレートをサポートできる場合であっても、PCI Express用Arria VハードIPのIPコアに対しては、高いデータレートへの再トレーニングは自動的ではありません。

14'h3C0C cfg_link_ctrl2[15:0]

O

cfg_link_ctrl2[31:16]は、Gen2に向けたPCI Expressケイパビリティー・ストラクチャーのセカンダリー・リンク制御です。

Gen1バリアントの場合、リンク帯域幅通知ビットは常に0に設定されます。Gen2バリアントの場合は、このビットは1に設定されます。
14'h3C10 cfg_prm_cmd[15:0]

O

PCIコンフィグレーション・スペースのベース/プライマリー・コマンド・レジスターです。
14'h3C14 cfg_root_ctrl[7:0]

O

PCI-Expressケーパビリティーのルート制御およびステータス・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。
14'h3C18 cfg_sec_ctrl[15:0]

O

PCI-Expressケーパビリティーのセカンダリー・バス制御およびステータス・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。
14'h3C1C cfg_secbus[7:0]

O

二次的なバスナンバーです。ルートポート・モードで使用可能です。
14'h3C20 cfg_subbus[7:0]

O

下位のバスナンバーです。ルートポート・モードで使用可能です。
14'h3C24 cfg_msi_addr_low[31:0]

O

cfg_msi_add[31:0]は、MSIメッセージ・アドレスです。

14'h3C28 cfg_msi_addr_hi[63:32]

O

cfg_msi_add[63:32]は、MSI上位メッセージ・アドレスです。

14'h3C2C cfg_io_bas[19:0]

O

Type1コンフィグレーション・スペースのIOベース・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。
14'h3C30 cfg_io_lim[19:0]

O

Type1コンフィグレーション・スペースのIOリミット・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。
14'h3C34 cfg_np_bas[11:0]

O

Type1コンフィグレーション・スペースのプリフェッチ不可能なメモリー・ベース・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。
14'h3C38 cfg_np_lim[11:0]

O

Type1コンフィグレーション・スペースのプリフェッチ不可能なメモリー・リミット・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。
14'h3C3C cfg_pr_bas_low[31:0]

O

Type1コンフィグレーション・スペースの下位32ビットのプリフェッチ可能なベースレジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。
14'h3C40 cfg_pr_bas_hi[43:32]

O

Type1コンフィグレーション・スペースの上位12ビットのプリフェッチ可能なベースレジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。
14'h3C44 cfg_pr_lim_low[31:0]

O

Type1コンフィグレーション・スペースの下位32ビットのプリフェッチ可能なリミットレジスターです。ルートポート・モードで使用可能です。
14'h3C48 cfg_pr_lim_hi[43:32]

O

Type1コンフィグレーション・スペースの上位32ビットのプリフェッチ可能なリミットレジスターです。ルートポート・モードで使用可能です。
14'h3C4C cfg_pmcsr[31:0]

O

cfg_pmcsr[31:16]は電源管理制御であり、cfg_pmcsr[15:0]は電源管理ステータス・レジスターです。

14'h3C50 cfg_msixcsr[15:0]

O

MSI-Xメッセージ制御レジスターです。
14'h3C54 cfg_msicsr[15:0]

O

MSIメッセージ制御です。
14'h3C58 cfg_tcvcmap[23:0]

O

コンフィグレーション・トラフィック・クラス(TC)/バーチャル・チャネルのマッピングです。アプリケーション・レイヤーは、この信号を使用してパケットのトラフィック・クラスに基づいた適切なチャネルにマッピングされるTLPを生成します。

次のエンコーディングが定義されています。
  • cfg_tcvcmap[2:0]: TC0に対するマッピング(常に0)
  • cfg_tcvcmap[5:3]: TC1に対するマッピング
  • cfg_tcvcmap[8:6]: TC2に対するマッピング
  • cfg_tcvcmap[11:9]: TC3に対するマッピング
  • cfg_tcvcmap[14:12]: TC4に対するマッピング
  • cfg_tcvcmap[17:15]: TC5に対するマッピング
  • cfg_tcvcmap[20:18]: TC6に対するマッピング
  • cfg_tcvcmap[23:21]: TC7に対するマッピング
14'h3C5C cfg_msi_data[15:0]

O

cfg_msi_data[15:0]はMSIへのメッセージ・データです。

14'h3C60 cfg_busdev[12:0]

O

ハードIPにプログラミングあるいはキャプチャされるバス/デバイス番号です。
14'h3C64 ltssm_reg[4:0]

O

 現在のLTSSMステートを指定します。LTSSMステートマシーンのエンコーディングは次のステートを定義します。
  • 00000: Detect.Quiet
  • 00001: Detect.Active
  • 00010: Polling.Active
  • 00011: Polling.Compliance
  • 00100: Polling.Configuration
  • 00101: Polling.Speed
  • 00110: config.Linkwidthstart
  • 00111: Config.Linkaccept
  • 01000: Config.Lanenumaccept
  • 01001: Config.Lanenumwait
  • 01010: Config.Complete
  • 01011: Config.Idle
  • 01100: Recovery.Rcvlock
  • 01101: Recovery.Rcvconfig
  • 01110: Recovery.Idle
  • 01111: L0
  • 10000: Disable
  • 10001: Loopback.Entry
  • 10010: Loopback.Active
  • 10011: Loopback.Exit
  • 10100: Hot.Reset
  • 10101: LOs
  • 11001: L2.transmit.Wake
  • 11010: Speed.Recovery
  • 11011: Recovery.Equalization, Phase 0
  • 11100: Recovery.Equalization, Phase 1
  • 11101: Recovery.Equalization, Phase 2
  • 11110: recovery.Equalization, Phase 3
14'h3C68 current_speed_reg[1:0]

O

PCIeリンクの現在の速度を示します。次のエンコーディングが定義されています。

  • 2b’00: 未定義
  • 2b’01: Gen1
  • 2b’10: Gen2
  • 2b’11: Gen3
14'h3C6C lane_act_reg[3:0]

O

レーン・アクティブ・モードです。この信号は、リンク・トレーニング中にコンフィグレーションされたレーン数を示します。次のエンコーディングが定義されています。

  • 4’b0001: 1 レーン
  • 4’b0010: 2 レーン
  • 4’b0100: 4 レーン
  • 4’b1000: 8 レーン
レベル 2 の表題