PCIeソリューションに向けた Arria V Avalon-MMインターフェイス: ユーザーガイド

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ID 683773
日付 5/21/2017
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ドキュメント目次
ドキュメント目次 x
1. データシート 2. PCI Express用Avalon-MM Arria VハードIPスタートガイド 3. パラメータの設定 4. インターフェイスおよび信号の説明 5. レジスター 6. エンドポイントの割り込み 7. エラー処理 8. デザインの実装 9. 追加機能 10. トランシーバーPHY IPリコンフィグレーション 11. デバッグ A. PCI Expressに関するFAQ B. レーンの初期化とリバーサル C. 改訂履歴
1. データシート x
1.1. PCIe用Avalon-MMインターフェイス データシート 1.2. 機能特性 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. コンフィグレーション 1.6. デザイン例 1.7. IPコアの検証 1.8. パフォーマンスおよびリソース使用率 1.9. 推奨スピードグレード 1.10. PCI Expressに向けたデザインの作成
1.7. IPコアの検証 x
1.7.1. 互換性の試験環境
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド x
2.1. Qsysの実行 2.2. デザイン例の生成 2.3. ゲート・レベル・シミュレーションを実行する 2.4. Single Dwordデザインのシミュレーション 2.5. チャネル配置のガイドライ ンを理解する 2.6. シンセシス・ファイルの生成 2.7. Quartus® Prime開発ソフトウェアでデザインをコンパイルする 2.8. デバイスのプログラミング
3. パラメータの設定 x
3.1. Avalon-MMのシステム設定 3.2. ベース・アドレス・レジスター(BAR)の設定 3.3. 3.4. デバイスのケイパビリティー 3.5. エラーレポート 3.6. Link Capabilities 3.7. MSIおよびMSI-X Capabilities 3.8. パワー・マネジメント 3.9. Avalonメモリー・マップド・システムの設定
4. インターフェイスおよび信号の説明 x
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス 4.2. クロック信号 4.3. リセット信号 4.4. ハードIPステータス 4.5. Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへの割り込み 4.6. 物理層インターフェイス信号
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス x
4.1.1. 32ビットの非バーストAvalon-MM Control Register Access (CRA)スレーブ信号 4.1.2. バーストおよび非バースト Avalon® -MMモジュール信号 4.1.3. 64ビットおよび128ビットのバーストTX Avalon-MMスレーブ信号
4.6. 物理層インターフェイス信号 x
4.6.1. トランシーバーのリコンフィグレーション 4.6.2. ハードIPステータス拡張 4.6.3. シリアル・インターフェイス信号 4.6.4. PIPEインターフェイス信号 4.6.5. テスト信号
4.6.2. ハードIPステータス拡張 x
4.6.2.1. コンフィグレーション・スペース・レジスターのアクセス 4.6.2.2. コンフィグレーション・スペース・レジスター・アクセスのタイミング
4.6.3. シリアル・インターフェイス信号 x
4.6.3.1. Arria VデバイスにおけるハードIPの物理レイアウト 4.6.3.2. Arria Vデバイスのチャネル配置
5. レジスター x
5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係 5.2. Type 0コンフィグレーション・スペース・レジスター 5.3. Type 1コンフィグレーション・スペース・レジスター 5.4. PCI Express機能構造 5.5. Intel定義のVSECレジスター 5.6. CvPレジスター 5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 5.8. Avalon-MMルートポートのプログラミング・モデル 5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター 5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター 5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター 5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 x
5.7.1. Avalon-MM to PCI Express割り込みレジスター
5.7.1. Avalon-MM to PCI Express割り込みレジスター x
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター 5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター 5.7.1.3. PCI Express Mailbox Registers 5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル 5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター 5.7.1.6. Avalon-MM Mailbox Registers 5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
5.8. Avalon-MMルートポートのプログラミング・モデル x
5.8.1. 書き込みTLPの送信 5.8.2. 読み出しTLPの送信またはノンポステッド・コンプリーションTLPの受信 5.8.3. CRAインターフェイスを使用するBAR0の読み出しおよび書き込み例 5.8.4. ルートポートへのPCI ExpressからAvalon-MMの割り込みステータス・レジスターおよびイネーブル・レジスター 5.8.5. ルートポートTLPデータレジスター
6. エンドポイントの割り込み x
6.1. MSI割り込みおよびレガシー割り込みのイネーブル 6.2. Avalon-MM割り込みの生成 6.3. 複数のMSI/MSI-Xサポートを備えたAvalon-MMインターフェイスを使用したエンドポイント向け割り込み
7. エラー処理 x
7.1. 物理層のエラー 7.2. データリンク層のエラー 7.3. トランザクション層のエラー 7.4. エラー・レポーティングとデータ・ポイズニング 7.5. 訂正不可能なエラー・ステータス・ビットと訂正可能なエラー・ステータス・ビット
8. デザインの実装 x
8.1. Assignment Editorを使用したアナログQSFアサインメントの作成 8.2. ピン・アサインメントの作成 8.3. リンク・トレーニングに関する問題の回避に向けて推奨されるリセットシーケンス
9. 追加機能 x
9.1. プロトコルを介したコンフィグレーション(CvP) 9.2. Autonomousモード 9.3. ECRC
9.2. Autonomousモード x
9.2.1. Autonomousモードのイネーブル 9.2.2. CvP初期化のイネーブル
9.3. ECRC x
9.3.1. RXパス上のECRC 9.3.2. TXパス上のECRC
10. トランシーバーPHY IPリコンフィグレーション x
10.1. トランシーバー・リコンフィグレーション・コントローラーIPコアの接続 10.2. CvPを使用したデザインにおけるTransceiver Reconfiguration Controllerの接続
11. デバッグ x
11.1. ハードウェア立ち上げに関する問題 11.2. リンク・トレーニング 11.3. サードパーティー製PCIeアナライザーの使用 11.4. BIOS列挙の問題
C. 改訂履歴 x
C.1. PCIe* PCI Expressソリューションに向けた インテル® Arria® 10 Avalon® Avalon-MMインターフェイス・ソリューション ユーザーガイド 改訂履歴
1. データシート
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド
3. パラメータの設定
4. インターフェイスおよび信号の説明
5. レジスター
6. エンドポイントの割り込み
7. エラー処理
8. デザインの実装
9. 追加機能
10. トランシーバーPHY IPリコンフィグレーション
11. デバッグ
A. PCI Expressに関するFAQ
B. レーンの初期化とリバーサル
C. 改訂履歴

4.6.2.1. コンフィグレーション・スペース・レジスターのアクセス

tl_cfg_ctl信号は、次の図に示すコンフィグレーション・スペース・レジスターのコンテンツを含む多重化バスです。コンフィグレーション・スペースに格納された情報は、ラウンドロビン順でアクセスされます。ここでのtl_cfg_addはアクセスされているレジスターを表します。次の表は、tl_cfg_ctlで多重化されたコンフィグレーション情報のレイアウトを示しています。

図 13. tl_cfg_ctlで利用可能な多重化されたコンフィグレーション・レジスター情報青色で示されているフィールドは、ルートポートでのみ使用可能です。
表 30.  コンフィグレーション・スペース・レジスターの説明

レジスター

幅

入力/出力

説明
cfg_dev_ctrl_func<n>

16

出力

 cfg_dev_ctrl_func<n>[15:0]は、PCI Expressケイパビリティー・ストラクチャーのデバイス制御レジスターです。
cfg_dev_ctrl2

16

出力

cfg_dev2ctrl[15:0] は、PCI Expressケイパビリティー・ストラクチャーのデバイス制御2です。

cfg_slot_ctrl

16

出力

cfg_slot_ctrl[15:0]は、PCI-Expressケーパビリティーのスロットステータスです。このレジスターは、ルートポート・モードでのみ使用可能です。

cfg_link_ctrl

16

出力

cfg_link_ctrl[15:0]は、PCI Expressケイパビリティー・ストラクチャーのプライマリー・リンク制御です。

Gen2の場合、Gen1 L0ステートへ最初のリンク・トレーニング後に、より高いデータレートへの再トレーニングを開始するため、ルートポートのRetrain Linkビット(cfg_link_ctrl)のBit[5])に1’b1を書き込む必要があります。再トレーニングは、LTSSMをRecoveryステートにします。リンク上の両方のデバイスがより高いデータレートをサポートできる場合であっても、PCI Express用Arria VハードIPのIPコアに対しては、高いデータレートへの再トレーニングは自動的ではありません。

cfg_link_ctrl2

16

出力

cfg_link_ctrl2[31:16]は、Gen2に向けたPCI Expressケイパビリティー・ストラクチャーのセカンダリー・リンク制御です。

tl_cfg_addr=4'b0010の場合、tl_cfg_ctlは、プライマリーおよびセカンダリー・リンク制御レジスターである { {cfg_link_ctrl[15:0], cfg_link_ctrl2[15:0]}を返します。プライマリー・リンク・ステータス・レジスターの内容は、tl_cfg_sts[46:31]で利用可能です。

Gen1バリアントの場合、リンク帯域幅通知ビットは常に0に設定されます。Gen2バリアントの場合は、このビットは1に設定されます。
cfg_prm_cmd_func<n>

16

出力

PCIコンフィグレーション・スペースのベース/プライマリー・コマンド・レジスターです。
cfg_root_ctrl

8

出力

PCI-Expressケーパビリティーのルート制御およびステータス・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。
cfg_sec_ctrl

16

出力

PCI-Expressケーパビリティーのセカンダリー・バス制御およびステータス・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。
cfg_secbus

8

出力

二次的なバス番号です。このレジスターは、ルートポート・モードでのみ用可能です。
cfg_subbus

8

出力

従属バス番号です。このレジスターは、ルートポート・モードでのみ用可能です。
cfg_msi_addr

64

出力

cfg_msi_add[63:32]は、Message Signaled Interrupt (MSI) の上位メッセージ・アドレスです。cfg_msi_add[31:0]は、そのMSIメッセージ・アドレスです。

cfg_io_bas

20

出力

Type1コンフィグレーション・スペースの上位20ビットのI/Oリミットレジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。
cfg_io_lim

20

出力

Type1コンフィグレーション・スペースの上位20ビットのIOリミットレジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。
cfg_np_bas

12

出力

Type1コンフィグレーション・スペースの上位12ビットのメモリー・ベース・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。
cfg_np_lim

12

出力

Type1コンフィグレーション・スペースの上位12ビットのメモリー・リミット・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。
cfg_pr_bas

44

出力

Type1コンフィグレーション・スペースの上位44ビットのプリフェッチ可能なベースレジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。
cfg_pr_lim

44

出力

Type1コンフィグレーション・スペースの上位44ットのプリフェッチ可能なリミットレジスターです。ルートポート・モードで使用可能です。
cfg_pmcsr

32

出力

cfg_pmcsr[31:16]は電源管理制御であり、cfg_pmcsr[15:0]は電源管理ステータス・レジスターです。

cfg_msixcsr

16

出力

MSIメッセージ制御です。
cfg_msicsr

16

出力

MSIメッセージ制御です。このレジスターのフィールドについては、次の表を参照してください。
cfg_tcvcmap

24

出力

コンフィグレーション・トラフィック・クラス(TC)/仮想チャネル(VC)マッピングです。アプリケーション層は、この信号を使用してパケットのトラフィック・クラスをもとに適切なチャネルへマッピングされるTLPを生成します。

  • cfg_tcvcmap[2:0]: TC0へのマッピング(常に0)
  • cfg_tcvcmap[5:3]: TC1へのマッピング
  • cfg_tcvcmap[8:6]: TC2へのマッピング
  • cfg_tcvcmap[11:9]: TC3へのマッピング
  • cfg_tcvcmap[14:12]: TC4へのマッピング
  • cfg_tcvcmap[17:15]: TC5へのマッピング
  • cfg_tcvcmap[20:18]: TC6へのマッピング
  • cfg_tcvcmap[23:21]: TC7へのマッピング
cfg_msi_data

16

出力

cfg_msi_data[15:0]はMSIへのメッセージデータです。

cfg_busdev

13

出力

ハードIPにプログラミングあるいはキャプチャされるバス/デバイス番号です。
図 14. コンフィグレーションMSIコントロール・ステータス・レジスター
表 31.  コンフィグレーションMSIコントロール・ステータス・レジスターの説明

ビット

フィールド

説明

[15:9]

Reserved

N/A

[8]

mask capability

ベクトル単位のマスキングが可能です。このビットは、PCIローカルバス仕様書で定義されているMask_BitsおよびPending_Bitsレジスターを使用したオプションのベクトル単位のMSIマスキングをサポートしていないため、0にハードワイヤードされています。ベクトル単位のマスキングは、アプリケーション層のレジスターを使用することで実装可能です。

[7]

64-bit address capability

64ビットアドレスが可能です。

  • 1: 64ビットのメッセージアドレスが送信可能な機能
  • 0: 64ビットのメッセージアドレスが送信不可能な機能

[6:4]

multiple message enable

このフィールドは、MSI信号の許容値を示します。たとえば、このフィールドに「100」と書き込む場合、16個のMSI信号が割り当てられます。

  • 3’b000: 1つのMSIが割り当てられました
  • 3’b001: 2つのMSIが割り当てられました
  • 3’b010: 4つのMSIが割り当てられました
  • 3’b011: 8つのMSIが割り当てられました
  • 3’b100: 16つのMSIが割り当てられました
  • 3’B101: 32つのMSIが割り当てられました
  • 3’b110: 予約済み
  • 3'b111: 予約済み

[3:1]

multiple message capable

このフィールドは、リクエストされたMSIメッセージの数を決定するために、システム・ソフトウェアによって読み取られます。

  • 3’b000: 1つのMSIがリクエストされました
  • 3’b001: 2つのMSIがリクエストされました
  • 3’b010: 4つのMSIがリクエストされました
  • 3’b011: 8つのMSIがリクエストされました
  • 3’b100: 16つのMSIがリクエストされました
  • 3’b101: 32つのMSIがリクエストされました
  • 3’b110: 予約済み

[0]

MSI Enable

0に設定すると、このコンポーネントはMSIの使用を許可されません。

複数の機能をサポートするデザインでは、ホスト・ソフトウェアはMSIイネーブルビットを使用して機能のMSIをマスクしないでください。マスクにMSIイネーブルビットを使用すると、MSIリクエストがある機能から保留中の状態となり、他の機能へのMSIリクエストをブロックすることがあります。
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レベル 2 の表題