C.1. PCIe* PCI Expressソリューションに向けたインテル® Arria® 10 Avalon®...

PCIeソリューションに向けた Arria V Avalon-MMインターフェイス: ユーザーガイド

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ID 683773

日付 5/21/2017

バージョン 15.1

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C.1. PCIe* PCI Expressソリューションに向けたインテル® Arria® 10 Avalon® Avalon-MMインターフェイス・ソリューションユーザーガイド改訂履歴

日付	バージョン	変更内容
2017.11.06	17.1	次の内容を変更しました。表「PCI Express IPコア用のすべてのハードIPの機能比較」を修正しました。Avalon-MM DMAインターフェイスは、アウト・オブ・オーダー・コンプリーションを自動的には処理しません。
2017.05.21	17.0	次の内容を変更しました。 PCI Express IPコアに向けたすべてのハードIPのTLPサポート比較にて、Completion with Data (CplD)のサポートを修正しました。Avalon-MMインターフェイスは、このTLPの種類をサポートします。修正不可能な内部エラー・マスク・レジスターと修正可能な内部エラー・マスク・レジスターのデフォルト値を修正しました。レガシー割り込みの生成を含めるように、アプリケーション層割り込みハンドラーの内容を修正しました。 `tl_cfg_ctl`バス上で多重化されるデータを表示ために、コンフィグレーション・スペース・レジスター・アクセスの項を追加しました。
2016.10.31	16.1	次の内容を変更しました。シリアル・シミュレーションとPIPEシミュレーションの切り替えについて説明する項を追加しました。表「PCI Express IPコア用のすべてのハードIPの機能比較」にてサポートされるタグの数を修正しました。表「PCI Express IPコア用のすべてのハードIPの機能比較」にPICeの分岐を追加しました。コンフィグレーション・スペース・レジスターのアクセス・タイミングにて、tl_cfg*インターフェイスについての記述およびタイミング図を修正しました。 Quartus Prime開発ソフトウェアのautonomousモードをオンにするための手順を追加しました。
2016.05.01	16.0	次の内容を変更しました。 Avalon-MM TXスレーブ・インターフェイスが含まれる一般的なシステムに対しての最適なリード・リクエスト・サイズを明記しました。 qwordにアラインメントされたデータを持つTX 3-dwordヘッダーの図を追加しました。微細な誤記を訂正しました。
2015.11.30	15.1	次の内容を変更しました。レガシー・エンドポイントに対してのみ、`TX_FIFO_EMPTY`ビットをPCI Express to Avalon-MM `Interrupt Status`レジスターに追加しました。このビットは、TX内部バッファーがreadyの際に設定可能です。 Avalon-MM-to-PCI Expressのアドレス変換表の内容を加筆修正しました。 `npor`の定義を加筆修正しました。パラメーターの設定の章に、アクセス可能なPCIeメモリースペースのアドレス幅の定義を追記しました。トランシーバー・リコンフィグレーション・コントローラーIPコアの接続の項にAltera PCIe Reconfig Driverの記述を追加しました。複数および単一のMSIとMSI-Xサポートに向けたアプリケーション・レイヤーの要件を明記しました。 `AVL_IRQ`の幅を訂正しました。正しくは、16ビットです。 128ビットのAvalon-MMブリッジに次の制約を追加しました。バイトイネーブルに向けてサポートされるパターンは、dword粒度でなければいけません。さまざまなデータ幅に向けたAvalon-MMアドレッシングを明記しました。欠落していた`tl_cfg_ctl`の信号の定義を追加しました。 `dlup`信号を削除しました。この信号は、`Hard IP Status`インターフェイスの一部ではなくなりました。スタートガイドのデザイン例は、Altera FPGA開発キットのダウンロードに必要となるすべてのファイルを生成するわけではないことを示す注を追加しました。必要となるファイルがすべて含まれるAN456 PCI Express High Performance Reference Designへのリンクを記載しました。
2014.12.15	14.1	次の内容を変更しました。図「Arria VおよびCyclone Vデバイスにおけるトランシーバー・インターフェイスの個数の指定より、起動時のデューティー・サイクルのキャリブレーションを削除しました。デューティー・サイクルのキャリブレーションは、Gen1からGen2へのスピード変更時に発生します。このパラメーターは、ユーザーがオン/オフできるパラメータではなくなりました。ソフトおよびハード・リセット・コントローラーの記述を訂正しました。ハード化されたリセット・コントローラーは、Arria VデバイスおよびCyclone Vデバイスに使用されます。左下のハードIPブロックにはフリップフロップ・パッケージに向けたCvP機能が含まれることを追記しました。その他のパッケージ・タイプでは、CvP機能は右下のブロックに位置しています。 `CvP Status`レジスターのビットの定義を訂正しました。 `CvP Mode Control`レジスターの`CVP_NUMCLKS`の定義を更新しました。 `test_in[2]`、`test_in[6]`、および`test_in[7]`の定義を追加しました。ライトバースト中に`TxsWrite_i`を継続的にアサートするという要件を削除しました。`TxsWrite_i`は、バースト中にディアサートおよび再アサートすることが可能です。表「チャネルの活用」内のx1インスタンスを訂正しました。データはチャネル0で駆動されます。CMUクロックはチャネル1に位置しています。スタートガイドの章にトランシーバー・リコンフィグレーション・コントローラーとAltera PCIe Reconfig Driver IPコアの接続を示す図を追加しました。 RX Buffer credit allocation -performance for received requests設定からMaximumとHighの設定を削除しました。このような設定はAvalon-MMインターフェイスでは使用不可能です。使用するとデータの破損を招く恐れがあります。 Revised under Avalon-MMルートポートのプログラミング・モデルに記載されたTLPコンプリーションの受信をリードおよびノン・ポステッドの完了を含めるよう訂正しました。
2014.06.30	14.0	PCI ExpressのArria VAvalon-MMハードIPに次の機能を追加しました。選択したコンフィグレーション・スペース・レジスターとリンク・ステータス・レジスターへのオプションの Control Register Access (CRA) Avalon-MMスレーブポートを介したアクセスを追加しました。トランシーバー・リコンフィグレーション・コントローラーIPコアへの接続に必要となる信号を含むオプションのハードIPステータスバスを追加しました。オプションのハードIPステータス拡張バスを追加しました。これには、リンク・トレーニング、ステータス、エラー、コンフィグレーション・スペース信号を含むデバッグの際に役立つ信号が含まれています。 `TxsByteEnable_i[<w>-1:0]`に対しては、イネーブルおよびディセーブルされたバイトの有効なパターンに制約が追加されています。 `TxsWaitrequest_o`信号の挙動を明確にしました。次の内容を変更しました。 Avalon-MM、Avalon-ST、およびアプリケーション・レイヤーへのDMAインターフェイスを備えたAvalon-MMを使用するバリアント別にユーザーガイドを作成しました。 `hip_reconfig_clk`の周波数の範囲を100~125 MHzに訂正しました。スタートガイドの章を簡略化しました。インストール・ディレクトリーからGen1 x4例を複製しており、デザインを再生成するためのステップごとの操作方法は含まれていません。 PCI Expressに向けたデザイン作成の次のステップをデータシートの章に追加しました。 MegaWizard^® Plug-Inマネージャーの参照を削除しました。バージョン14.0では、Qsysが駆動するIPパラメーター・エディターはMegaWizard Plug-Inマネージャーに置き換えられています。 `test_in[6]`の定義および `test_out`バス上のPIPEインターフェイス信号を観察する方法についてのナレッジ・データベースへのリンクを追加しました。 Avalon-MMブリッジは、アウトオブオーダーAvalon-MM-to-PCI Express Read完了を異なるBARに生成しないことを明記しました。図「Alteraトランシーバー・リコンフィグレーション・コントローラーの接続」より、PCI Express向けPHY IPコアとトランシーバー・リコンフィグレーション・コントローラー間の接続’から`reconfig_busy`ポートを削除しました。トランシーバー・リコンフィグレーション・コントローラーは、`reconfig_busy`ポートをAltera PCIe Reconfigドライバーに駆動します。トランシーバー・リコンフィグレーション信号の説明に、Gen2データレートに対してはDCDキャリブレーションが必要であることを追記しました。更新された図はトランシーバー・リコンフィグレーション・コントローラーのパラメーター・エディターを表しています。表「リンク幅、データレート、アプリケーション・レイヤーのインターフェイス幅のすべての組み合わせうに向けたアプリケーション・レイヤーのクロック周波数」から、Gen2 x1 62.5 MHzコンフィグレーションへの参照を削除しました。このコンフィグレーションはサポートされていません。 Added description of `TxsWaitRequest`信号についての記述を追加しました。この信号は、Avalon-MMブリッジに未処理のリードリクエストが8個ある場合にアサートされます。アナログQSFとピン・アサインメントの作成方法についての項を追加しました。 Device IDとSub-system Vendor IDの定義を変更し、このようなレジスターはType 0 (Endpoint) コンフィグレーション・スペースでのみ有効であるということを明記しました。複数のMSIおよびMSI-Xサポートを表記するよう図を改善し、Alteraウィキの例への参照を追加しました。 ATX PLLへの参照を削除しました。このPLLは、Arria Vでは利用不可能です。表「電源供給の要件」を更新しました。 Gen1とGen2の両方のデータレートに対してGTデバイスを使用するように、Cyclone Vデバイスに対するスピードグレードの推奨を変更しました。
2014.12.20	13.1	次の内容を変更しました。 CvPがイネーブルされている際の`refclk`に対する制約を追加しました。 `nPERSTL*`の位置についての情報を訂正しました。 `test_in[4:1]`の定義を訂正しました。デバッグの章に記載されたソフト・リセット・コントローラーとハード・リセット・コントローラーの切り替えについて、ソフト・リセット・コントローラーを使用するにはパラメーターの`hip_hard_reset_hwtcl`を0に設定する必要があるファイル名を変更しました。「デバイス左側に位置するハードIPは、デバイス左側の適切なチャネルに接続する必要があります。」といったシリアルデータに向けたチャネル・ラベリングの説明を追加しました。 Avalon-MM Arria V PCI Express用ハードIPスタートガイドのTransceiver Reconfiguration Controller IPコアのリセット信号`alt_xcvr_reconfig_0 mgmt_rst_reset`の接続を訂正しました。このリセット入力は、`clk_0 clk_reset`に接続します。 Avalon-MMインターフェイスを使用するバリアントに向けた`nreset_status`の定義を追加しました。トランザクション・レイヤーの配線ルールとAvalon-MMルートポートのプログラミング・モデルに、ルートポートに送信されたType 0コンフィグレーション・リクエストはデバイス番号によってフィルターされないことを追記しました。アプリケーション・レイヤー・ソフトウェアは、デバイス番号が0より大きいリクエストは取り除く必要があります。デバッグの章に、リンク・トレーニングの問題を回避するための推奨リセット・シーケンスを追加しました。連続したサイクルで割り込みが受信される場合の`RxmIrq_<n>_i[<m>:0]` への制約を追加しました。 `tl_cfg_ctl`のタイミング図を更新しました。 Avalon-MMインターフェイスでサポートされるTLPからI/Oリード・リクエストとI/Oライト・リクエストを削除しました。 SignalTapのデバッグにLTSSMインターフェイスが使用可能であるという内容の注を追加しました。 CvPがイネーブルされている際の、ダイナミック・トランシーバー・リコンフィグレーションについての制約を追加しました。
2014.05.06	13.0	次の内容を変更しました。タイミング・モデルは、最終的なものです。 Single Dwordバリアントを実行するための手順を追加しました。 `test_in[4:1]`の定義を訂正しました。このベクトルは、4’b0100に設定する必要があります。図3-2に記載された`mgmt_clk_clk`の接続を訂正しました。 `nPERSTL`の定義を訂正しました。このデバイスは、デバイス内にPCI Express向けのハードIPの各インスタンスに対し、1つの`nPERSTL`ピンを備えています。データシートの章にある機能比較表を修正しました。PCI Express向けのAvalon-MMハードIPのIPコアはレガシー・エンドポイントをサポートしていません。